[发明专利]一种多Ready输入中央处理器的实现方法

说明书

技术领域

本发明涉及属于集成电路中央处理器研制领域，特别涉及一种多Ready输入中央处理器的实现方法。

背景技术

现有中央处理器，从国产到进口处理器，都未提供或只提供一路外部就绪(Ready)输入信号以解决低速外设的访问。如果存在多个低速外设，只能通过软件设置内部等待或通过处理器外部组合逻辑产生一路就绪(Ready)输入信号来解决多个外设的访问。

如图1所示，当CPU访问某个低速外设时，低速外设通过设置就绪(Ready)信号来告诉CPU自己是否处于就绪状态，如果未就绪，则CPU一直处于等待状态直至其就绪为止，从而完成本次访问。当有多个低速外设时，必需通过外部Ready处理逻辑形成一个就绪(Ready)输出信号来通知CPU当前外设的就绪状态。

上述CPU存在的弊端有：1.内部等待寄存器宽度有限，未必能够满足特别慢速的外设访问需求；2.一路就绪(Ready)输入信号只能连接一个I/O外设，限制了可接入CPU的外设数量；3.在CPU外部设立二级Ready处理单元进行多外设扩展，一方面添加了CPU的应用开销，另一方面增添了CPU与外设的互连延迟。

发明内容

本发明提供了一种多Ready输入中央处理器的实现方法，其将就绪(Ready)信号增加到多个，能够同时满足多个低速外设的直接连接，减少了外部逻辑电路的使用及时序设计，从而最终减少了CPU应用的外部开销，扩大了外设支持数量。

本发明所采用的技术方案是：一种多Ready输入中央处理器的实现方法，包括以下步骤：

步骤1)：规划处理器需要引入外部就绪Ready的信号数量；

步骤2)：设定就绪(Ready)低输入有效；

步骤3)：将每个处于就绪状态的信号与各自对应的片选信号相或后再相与形成一个统一的处理内部就绪信号，最后通过处理器时钟进行同步处理后供处理器内部等待逻辑使用；

步骤4)设定处理器控制信号与外部就绪信号的时序关系；

步骤5)处理器接收到步骤3)形成的就绪信号后，判断是采用步骤3)形成的就绪信号还是采用处理器本身的就绪信号，接着，该被选定的就需信号在处理器内部通过带有Ready信号的CPU io读写访问状态机进行读写处理。

作为本发明的优选实施例，所述步骤4)中CPU控制信号与外部就绪Ready信号时序设计由带有Ready信号的CPU io读写访问状态机完成；

作为本发明的优选实施例，进一步包括：步骤6)对所有就绪信号根据步骤2)设定的输入状态进行反向处理；

作为本发明的优选实施例，所述带有Ready信号的CPU io读写访问状态机包含四个状态：“空闲”、“读/写访问”、“结束访问等待”、“访问结束”，复位后，状态机处于“空闲”状态，在该状态中使存储器控制信号无效；如果CPU有io读/写请求，进入“读/写访问”状态，在该状态中使存储器控制信号变为有效，同时对io等待周期进行循环减’1’；当io等待周期为0且io Ready使能信号Ready_en＝’0’时进入“访问结束”状态；当io等待周期为0且io Ready使能信号Ready_en＝’1’时进入“结束访问等待”状态，该状态中保持存储器控制信号状态，对Ready信号进行CPU时钟同步，形成Ready_reg信号，如果Ready_reg为‘1’则维持该状态；如果Ready_reg为‘0’即外部准备就绪则进入“访问结束”状态，该状态中使存储器控制信号无效，同时进入“空闲”状态。

本发明多Ready输入中央处理器的实现方法与现有技术比较至少具有以下优点：本发明方法采用多输入就绪(Ready)信号中央处理器(CPU)，该处理器的就绪(Ready)信号直接和多个低速外设相连，减少了三级逻辑变换，对应低速外设就绪(Ready)信号与片选信号处理电路、多个低速外设就绪(Ready)信号到一个处理器就绪(Ready)信号的转换电路和同步电路。这三级逻辑变换电路仅需要一级可编程器件进行处理。

附图说明

图1是现有技术处理器与外设的连接关系图；

图2是本发明多Ready输入中央处理器与外设的连接关系图；

图3是本发明处理器与外设的实现流程图；

图4是本发明就绪(Ready)信号处理图；

图5是本发明处理器控制信号与外部Ready信号时序关系图；

图6是本发明带有Ready信号的CPU io读/写访问状态图。

具体实施方式