[发明专利]嵌入式芯片的封装件及其制造方法

说明书

技术领域

本发明涉及一种封装件及其制造方法，尤指一种嵌入式芯片的封装件及其制造方法。

背景技术

随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而为追求半导体封装件的轻薄短小，因而发展出一种芯片尺寸封装件(chip scale package，CSP)，其特征在于此种芯片尺寸封装件仅具有与芯片尺寸相等或略大的尺寸。

美国专利第5,892,179、6,103,552、6,287,893、6,350,668及6,433,427号案即揭露一种传统的CSP结构，其直接于芯片上形成增层而无需使用如基板或导线架等芯片承载件，且利用重布线(redistribution layer，RDL)技术重配芯片上的电极垫至所欲位置。

然而上述CSP结构的缺点在于重布线技术的施用或布设于芯片上的导电迹线往往受限于芯片的尺寸或其作用面的面积大小，尤其当芯片的集成度提升且芯片尺寸日趋缩小的情况下，芯片甚至无法提供足够表面以安置更多数量的焊球来与外界电性连接。

鉴此，美国专利第6,271,469号案揭露一种芯片级芯片尺寸封装件WLCSP(Wafer Level CSP)的制造方法，其于芯片上形成增层的封装件，以提供较为充足的表面区域以承载较多的输入/输出端或焊球。

如图1A所示，准备一胶膜11，并将多个芯片12以作用面121粘贴于该胶膜11上，该胶膜11例如为热感应胶膜；如图1B所示，进行封装模压工艺，利用一如环氧树脂的封装胶体13包覆住芯片12的非作用面122及侧面，再加热移除该胶膜11，以外露出该芯片作用面121；如图1C所示，然后利用重布线(RDL)技术，敷设一介电层14于芯片12的作用面121及封装胶体13的表面上，并开设多个贯穿介电层14的开口以露出芯片上的电极垫120，接着于该介电层14上形成线路层15，并使线路层15电性连接至电极垫120，再于线路层15上敷设拒焊层16及线路层15预定位置植设焊球17，之后进行切割作业。

通过前述工艺，因包覆该芯片12的封装胶体13的表面得以提供较该芯片12作用面121大的表面区域而能安置较多焊球17以有效达成与外界的电性连接。

然而，上述工艺的缺点在于将该芯片12以其作用面121粘贴于该胶膜11上而固定的方式，常因该胶膜11于工艺中受热而发生伸缩问题，造成粘置于该胶膜11上的芯片12位置发生偏移，甚至于封装模压时因该胶膜11受热软化而造成该芯片12位移，如此导致后续在重布线工艺时，该线路层15无法连接到该芯片12电极垫120上，因而造成电性不良。

请参阅图2，于另一封装模压中，因胶膜11’遇热软化，该封装胶体13易发生溢胶130至该芯片12的作用面121，甚或污染该电极垫120，造成后续重布线工艺的线路层与芯片电极垫接触不良，而导致废品问题。

请参阅图3A，前述封装模压工艺仅通过该胶膜11支撑多个芯片12，该胶膜11及封装胶体13易发生严重翘曲(warpage)110问题，尤其是当该封装胶体13的厚度很薄时，翘曲问题将更为严重，从而导致后续重布线工艺时，在该芯片12上涂布该介电层14时会有厚度不均问题；如此即须额外再提供一硬质载具18(如图3B所示)，以将该封装胶体13通过一粘胶19固定在该硬质载具18来进行整平，但当完成重布线工艺而移除该载具18时，易于该封装胶体13上残留粘胶190(如图3C所示)。其它相关现有技术的揭露如美国专利第6,498,387、6,586,822、7,019,406及7,238,602号。

再者，如图3D所示，若该封装件欲进行堆叠时，需先贯穿该封装胶体13，尔后进行封装胶体13贯孔工艺(TMV，Through Mold Via)，以形成多个贯穿的通孔，之后再以电镀或化镀制成以于该通孔中填充导电材料100，从而形成多个导电通孔10，再于该导电通孔10上形成焊球17’，以供接置如另一封装件的电子装置1。但是，贯穿该封装胶体13的工艺困难，且形成该导电通孔10时需填充该导电材料100，以致于工艺时间增加，且成本提高。

因此，如何提供一种芯片尺寸封装件及制造方法，能避免前述现有技术的缺陷，进而确保线路层与电极垫间的电性连接品质，并提升产品的可靠度，减少工艺成本，实为一重要课题。

发明内容