[发明专利]带有含可选接通和断开阈值电压的受控磁滞的静电放电箝位

说明书

有关申请的交叉参考

本申请要求2009年10月28日提交的美国临时申请61/255,548号的权益，这里为了所有意图和目的而结合整个申请作为参考。

附图说明

将通过下述说明书和附图较佳地理解本发明的益处、特征和优点，在附图中：

图1是集成电路(IC)的示意和方框图，该集成电路包括了根据一个实施例实现的具有受控磁滞的ESD箝位电路；

图2是IC的示意和方框图，该IC包括了图1的ESD箝位电路，该电路除了使用浮动ESD轨线之外还使用与图1相似的双二极管ESD保护方案；

图3-6是根据相应实施例的、可以用作图1的ESD箝位电路的、具有受控磁滞的ESD箝位电路的示意图；

图7是根据与图5所示的实施例相似的另一个实施例的、具有受控磁滞的ESD箝位电路的示意图；

图8-14示出可以用于图1-7中任何ESD箝位电路的电压阈值器件的各个实施例；以及

图15是预配置成实现根据一个实施例的可定制的VT电路ZX的集成电路的简化示意图。

具体实施方式

提供下述说明，使熟悉本领域普通技术的人员能够制造和使用在特定应用和本发明的要求的情况下提供的本发明。然而，较佳实施例的各种修改对于熟悉本领域的技术人员是显而易见的，并且可以把这里定义的一般原理应用于其它实施例。因此，并不旨在把本发明局限于这里示出和描述的特定实施例，而是使之符合与这里揭示的原理和新颖特征一致的最宽广的范围。

根据这里描述的一些实施例的静电放电(ESD)箝位电路用于保护集成电路免于因静电放电而损坏的领域。通常使用ESD箝位电路来限制可能出现在对ESD所造成的损害很敏感的集成电路(IC)区域上的电压。这里描述的ESD箝位电路与它所保护的IC上的底层电路并联耦合。在ESD事件期间，ESD箝位电路接通并且限制ESD敏感电路上的电压，并且使ESD敏感电路周围的破坏性电流分散开。对于电压触发的ESD箝位电路，当达到相对高的电压阈值时，期望仅在接通(初始触发)时才箝位，以避免正常操作期间不希望有的触发。然而，一旦触发，要求箝位电路继续接通，直到到达较低的电压阈值，以提供增强的ESD损害保护。因此，ESD箝位电路从断开状态过渡到接通状态的电压值大于ESD箝位电路从接通状态过渡到断开状态的电压值。根据各个实施例的ESD箝位电路包括受控的磁滞。这里所使用的术语“磁滞”意味着ESD箝位电路根据它是从断开状态过渡到接通状态还是从接通状态过渡到断开状态而作出不同的响应。这里所使用的术语“受控的磁滞”意味着接通和断开这两个设置点是可独立地定制的或是可选择的。

已知ESD箝位电路具有足以在额定工作电压电平之上的可配置的接通电压设置点。例如，在足够高的电压电平处接通可控硅整流器(SCR)型ESD箝位电路，但是通常只要电流是可得到的，就保持激励状态。因此，许多SCR型ESD箝位电路保持锁定，并且直到电压电平达到相对低的电压(诸如在额定电压电平之下)时才断开。必须使包括这种SCR型箝位电路的器件断电，以使箝位电路复位，并且允许正常操作。通常期望确保在电压降低到额定工作电压电平之前使ESD箝位电路断开，以避免锁定状态并防止在启动正常操作时发生ESD。已知具有磁滞的ESD箝位电路在接通设置点之下的某些点处具有断开或“保持”或“急速返回”电压。但是难以配置特定的保持电压，并且通常必须基于每一种情况来进行设计。例如，可能不能保证特定的断开点，并且可能从一部分到一部分发生变化，或具有不同的工作条件。同样，可以对于特定工作电压范围设计特定断开点，并且可能要求不同电压电平的附加的工程设计，或对于不同顾客设计不同的部件。因此，传统的ESD箝位电路没有受控的磁滞。