[发明专利]可编程数字倍频器

说明书

技术领域

本发明涉及一种倍频器，尤其涉及一种可工作在较低频率的数字倍频器。

背景技术

倍频器是输出信号频率等于输入信号频率整数倍的电路。倍频器的功能是在两个输入脉冲之间等间隔地插入一定数量的脉冲，使经过倍频器的信号输出频率等于输入频率的倍数。倍频器应用广泛，如发射机采用倍频器可以提高频率稳定度，调频设备用倍频器可以增大频率偏移，相位键控通信机中的倍频器是载波恢复电路的一个重要组成单元，在I/F转换电路中用倍频器使前级电流至频率转换工作在较低频率，可以提高转换频率的精度。

对信号实现倍频的方法有很多种，可以利用非线性电路产生高次谐波或利用频率控制回路，也可由压控振荡器和控制环路构成。将一列数字信号进行适当的延迟，然后再与原始信号相异或，生成的信号为原始信号的倍频。在高频电子设计中常用锁相环来实现倍频，锁相环是一个误差调节系统，它利用自身内部的调节使得锁相环反馈端的信号在频率和相位上与输入端的原始信号相同，运用这个特性可以在锁相环的输出端与反馈端之间加入计数器，为了能够在反馈端得到相同频率和相位的信号，锁相环会根据计数器所设定的计数初值来加倍原始信号，从而在输出端得到倍频信号。这种方法会因为锁相环的特性而不同，锁相环的精度和速度会对倍频的结果造成很大的影响，通常锁相环的精度和速度也不会很高。

现有技术中也常利用直接数字频率合成器(DDS)的方式进行倍频器设计，倍频系数可以在一定范围内自行设定，直接数字频率合成器需要利用CPLD/FPGA或单片机进行运算和通信控制，例如基于AD9850的倍频器输入相应的控制字就能得到相应的频率波形。这种倍频器的主要特点是由于AD9850本身的精度问题，参考时钟越大，精确度越高，所以一般必须采用100MHz以上的晶体振荡器。另外由于频率控制算法复杂，所以必须有CPLD/FPGA或单片机进行运算和控制。

故，上述倍频器的实现中，利用锁相环的倍频器，由于锁相环存在跟踪速度慢的缺点，并且它在低频段的性能很难满足实际要求，对突变信号的频率捕捉速度较慢，尤其对2HZ左右的超低频信号，稳态锁定时间约12S，对频率和相位的跟踪精度也比较低。另外，锁相倍频器中VCO的输出频率只能偏离中心频率一定范围。所以在实际电路中，一种锁相环环路不可能覆盖整个设计要求的频率范围，因而需要多段倍频电路，使得电路变得非常复杂。利用直接数字频率合成器(DDS)的方式进行倍频器设计，由于必须有CPLD/FPGA或单片机进行运算和控制，使电路结构复杂，体积增大，另外由于必须采用100MHz以上的晶体振荡器，容易对电路本省造成干扰或干扰其它电路。

发明内容

本发明目的是提供一种以低频时钟输入从而提高抗干扰能力以及保证高精度输出的数字变频器。

为了达到上述目的，本发明所采用的技术方案为：一种可编程数字倍频器，其包括

时钟倍频单元，所述的时钟倍频单元用于接收外部低频系统时钟信号CLK_L，并将该低频系统时钟CLK_L转换为倍频器内其他单元所需的高频采样时钟信号CLK_G；

输入信号实时同步测量单元，其与时钟倍频单元高频采样时钟信号输出端相连接，用于接收待倍频输入信号并利用高频采样时钟信号CLK_G对该输入信号进行同步周期计数，以输出周期计数值T；

实时数据运算单元，其与输入信号实时同步测量单元的周期计数值输出端以及时钟倍频单元的高频采样时钟信号输出端相连接，所述的实时数据运算单元接收待倍频系数N并利用高频采样时钟信号CLK_G对周期计数值T与倍频系数N进行除法运算，输出经运算后的整数quotient、余数remain；

倍频输出单元，其与实时数据运算单元的整数以及余数输出端相连接，所述的倍频输出单元接收待倍频系数N并根据整数quotient与余数remain关系选择适当的脉冲周期，以零误差输出N个倍频脉冲信号。

进一步地，所述的脉冲周期的选取是，当倍频脉冲信号开始输出时，所述的倍频输出单元根据当前输出的倍频脉冲个数与余数remain对比，当输出第X1个脉冲且满足X1≤remain时，以(quotient+1)倍系统时钟CLK_G为一个脉冲周期输出下一个倍频脉冲；当输出第X2个脉冲且X2＞remain时，以quotient倍系统时钟CLK_G为一个脉冲周期输出下一个倍频脉冲，以此类推。

对上述技术方案所优化实施的方式中，所述的实时数据运算单元还输出有宽度信号，所述的倍频输出单元接收该宽度信号以调整输出的倍频脉冲信号的脉宽，这样可以根据使用的需要增加倍频脉冲信号的脉冲宽度，防止在后续的电路处理中，该高频脉冲信号由于脉宽较窄，被误认为是干扰信号。