[发明专利]对半导体器件结构的焊垫进行俄歇分析的方法

说明书

技术领域

本发明涉及半导体领域，特别涉及对半导体器件结构的焊垫进行俄歇分析的方法。

背景技术

众所周知，半导体芯片必须先组装成封装体再耦接至外部装置作各种应用。基于此目的，于半导体芯片上便形成有焊垫，图1示出了现有的一种半导体芯片上的焊垫布局俯视示意图。参照图1，焊垫101沿着半导体芯片100的周边设置且不形成于包含有有源或无源元件的区域102上。通过在焊垫上埋焊线等导电连接物而使封装体与外部电路连接。焊垫的成分通常为铝等金属，但是在半导体工艺的制作过程中，经常因为工艺环境的原因而使得半导体器件产生缺陷，比如：焊垫内还掺杂有其他元素的杂质。由此使得焊线等导电连接物与焊垫的连接不牢固，导致半导体芯片的电路故障，因此当半导体芯片制作完成后，需要对焊垫的组成成分进行分析。

俄歇电子能谱（Auger Electron Spectroscopy AES）分析是一种测定固体表面化学成分的技术，简称俄歇分析。由于AES具有很高的空间分辨率和表面灵敏度，且束斑较小，因此被广泛应用在半导体制造行业。具体应用主要有：利用AES进行焊垫（pad）表面粘污、分析缺陷等。AES的作用原理是：通过电子束激发样品表面的电子，然后对收集到的样品表面的电子（即俄歇电子）进行俄歇分析，根据得到的俄歇电子能谱的峰值位置来判断固体表面所包含元素的种类。

当利用AES对半导体芯片样品上的焊垫进行元素组分分析时，由于半导体芯片中形成有较多的介电层，例如层间介电层（Inter Layer Dielectric ILD）、金属间介电层（Inter-Metal Dielectric IMD）和钝化层（Passivation）等，这类材料如果分布在分析位置的周围，将降低分析位置周围的导电性，使得分析位置的一次电子不能及时导走，在分析位置周围产生一定的负电荷积累，严重的会引起俄歇电子能谱的峰值的漂移，有时候甚至不能得到正常的俄歇电子能谱，这就是俄歇电子能谱中的荷电效应。

现有的消除俄歇分析过程中产生的荷电效应的方法有：用导电性较好的铝箔或者铟箔包裹样品，这种方法比较适合对较大分析区域进行俄歇分析，而对于精确位置的分析，这种方法是很难实施的。除此之外，还可以使用导电性较好的银胶或者碳胶在分析区域建立导电通道，但是随着半导体技术的发展，半导体器件的尺寸不断减小，使得分析区域也呈现减小的趋势，因此涂胶这种方法反而容易污染到分析区域。除了以上两种方法之外，还可以对要分析的样品表面镀铂或者碳等导电性薄膜，由于俄歇能谱分析仪是一种灵敏度极高的仪器，因此镀膜会在分析中引入较多的杂质信号，从而影响俄歇分析的结果。

因此，需要一种方法可以消除对半导体器件结构的焊垫进行俄歇分析时所产生的荷电效应，从而得到准确的俄歇分析结果。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

对半导体器件结构的焊垫进行俄歇分析的方法，其特征在于包括：

提供前端器件，所述前端器件包括半导体衬底、金属互连层和焊垫；

确定所述焊垫上的分析区域的位置；

在所述焊垫上除了所述分析区域以外的位置形成深至所述半导体衬底的上表面或者所述半导体衬底内部的电子导通通道；

对所述焊垫进行俄歇分析。

所述分析区域位于所述焊垫上的中心位置。

所述分析区域的面积为所述焊垫面积的0.02%~2%。

采用聚焦离子束来形成所述电子导通通道。

所述采用聚焦离子束来形成所述电子导通通道包括：

将所述聚焦离子束的电子束与离子束进行对中；

确定出所述电子导通通道的位置，所述电子导通通道的位置位于所述焊垫上除了所述分析区域以外的位置；

调整所述离子束为切割模式，所述离子束切割所述电子导通通道的位置，以形成深至所述半导体衬底上表面或者所述半导体衬底内部的所述电子导通通道。

所述确定出所述电子导通通道的位置的方法为：将所述聚焦离子束切换到所述离子束的成像模式，利用所述离子束扫描当前位置，根据扫描得到的图像确定所述电子导通通道的位置。

所述离子束的成像模式的束流大小为30~50皮安。

所述离子束的切割模式的束流大小为3000~7000皮安。

所述电子导通通道的横截面为正方形或者圆形。