[发明专利]片上系统调试验证装置和方法

说明书

技术领域

本发明涉及片上系统(System on Chip，以下简称SOC)领域，尤其涉及一种SOC调试验证装置和方法。

背景技术

在SOC芯片的前期开发中，系统的调试验证是芯片能否开发成功的关键。一个复杂的SOC的系统，由众多的IP模块组成，各个模块都要参与整个系统的验证。在SOC芯片进行前期验证时，一般会采用软核的方式，把各个IP模块综合后，载入现场可编程门阵列(Field-Programmable Gate Array，以下简称FPGA)平台。

由于IP模块的保密性及厂家之间的合作问题，在工作的前期，一般很难拿到IP厂家的软核；再就是FPGA平台的资源有限，新的IP系统的加入，有时会造成系统资源不够的情况，这两种情况，往往会阻碍开发的进度，降低开发的效率。

针对此问题，目前，在SOC芯片的前期验证调试中，在进行IP模块的整合时，一般会更换新的资源更大的FPGA平台，加上IP质量风险性，这又在很大程度上增加了SOC芯片的开发成本。

发明内容

本发明所要解决的技术问题在于提供一种片上系统调试验证装置和方法，实现对IP硬核和SOC系统进行充分的验证，极大提高了SOC产品的开发效率，降低了开发成本。

为解决上述技术问题，本发明片上系统调试验证装置和方法采用如下技术方案：

一种片上系统调试验证装置，所述片上系统调试验证装置与FPGA平台为总线连接，通过所述总线连接，执行片上系统SOC调试验证。

包括：

支持总线连接的IP核单元和FPGA接口单元；

所述FPGA接口单元通过所述总线与所述IP核单元相连接，并通过所述总线与FPGA平台相连接。

还包括：

调试接口单元，与所述IP核单元相连接，用于对所述IP核单元进行实时调试。

所述总线为PCI总线。

所述总线为高级微处理器总线架构AMBA总线。

所述AMBA总线包括：HRDATA[31..0]、HWDATA[31..0]、HADDR[31..0]、HRESP[1..0]、HBURST[2..0]、HSIZE[2..0]、HTRANS[1..0]、HRESETn、HGRANT、HREADY、HBUSREQ、HWRITE、HCLK。

所述调试接口单元通过JRST、JTCK、JTDI、JTDO、JTMS把JTAG调试工具与IP核单元连接在一起。

所述IP核单元设置有数个为其调试提供驱动能力的上拉电阻。

所述IP核单元的IP核为IP硬核。

一种片上系统调试验证方法，

片上系统调试验证装置与FPGA平台通过总线相连接，通过IP硬核方式，执行片上系统SOC调试验证。

在本发明的实施例中，在前期的SOC系统验证时，在没有IP软核或FPGA平台资源不够时，可利用该片上系统调试验证装置通过总线把IP核单元与FPGA平台连接在一起，对IP硬核和SOC系统进行充分的验证，该装置极大提高了SOC产品的开发效率，降低了开发成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例片上系统调试验证装置的结构示意图之一；

图2为本发明实施例片上系统调试验证装置的结构示意图之二；

图3为本发明实施例IP核单元的结构示意图之一；

图4为本发明实施例IP核单元的结构示意图之二；

图5为本发明实施例IP核单元的结构示意图之三；

图6为本发明实施例IP核单元的结构示意图之四；

图7为本发明实施例FPGA接口单元的结构示意图；

图8为本发明实施例调试接口单元的结构示意图；

图9为本发明实施例片上系统调试验证方法的流程图。

附图标记说明：

1-片上系统调试验证装    2-FPGA平台；    11-IP核单元；置；

12-FPGA接口单元；       13-调试接口单元。

具体实施方式