[发明专利]总线时序参数配置方法和装置

说明书

技术领域

本发明涉及通信领域，尤其涉及总线时序参数配置方法和装置。

背景技术

总线(Bus)在物理形态上就是一组共用的导线，许多器件挂接其上传输信号，实现互连和信息交换。所谓总线时序，是指中央处理器(CPU，CentralProcessing Unit)对总线进行操作(例如，读/写、释放总线和中断响应等)时，总线上各个信号之间在时间上的配合关系，这种配合关系与CPU的操作功能相关。

以CPU与闪存(Flash)芯片对接的局部总线(Local Bus，也称为外围总线)为例，CPU对Flash发起的读写操作，必须符合一定的时序，即，必须要求片选(CE)、输出使能(OE)和写使能(WE)等信号保持一定的时间，并且相互配合才能正常工作。例如，当CPU发起读操作时，在地址、CE和OE信号发出后，外围器件需要在限定的时间内返回数据，并且，数据的建立/保持时间也必须满足CPU的要求。

一个电子设备的CPU小系统可能包含各类硬件存储器件、复杂可编程逻辑器件(CPLD，Complex Programmable Logic Device)、特殊应用集成电路(Application-specific integrated circuit，ASIC)和现场可编程门阵列(FPGA，Field Programmable Gate Array)等，在开发新单板时，CPU对这些器件的访问操作需要不同的局部总线时序参数。当单板的数量众多、器件型号各异时，通常，软件开发人员需要通过查找器件手册和CPU手册，根据硬件的布线情况对CPU进行局部总线时序参数配置。在获得硬件反馈的测量结果后，进一步调整这些参数的配置，最终得出合适的参数，并固化到初始化程序中。

由于硬件布线的原因，实际应该配置的局部总线时序参数可能与手册中提供的参考值存在一定差异，因此需要人工反复调试。然而，人工调试和配置这些局部总线时序参数的工作量巨大，从而加大了单板开发的成本。

发明内容

本发明实施例提供总线时序参数配置方法和装置，以缩短一个软件的开发周期，降低设备的维护成本。

本发明实施例提供一种总线时序参数配置方法，包括：

选择总线时序参数配置至中央处理器的控制器；

判断所述中央处理器按照所述配置的总线时序参数对应的总线时序对外围器件发起访问的访问结果是否异常；

若所述访问结果异常，则选择未被配置过的总线时序参数配置至所述控制器。

本发明实施例提供一种中央处理器，包括：第一选择模块、判断模块和第二选择模块；

所述第一选择模块，用于选择总线时序参数配置至中央处理器的控制器；

所述判断模块，用于判断所述中央处理器按照所述配置的总线时序参数对应的总线时序对外围器件发起访问的访问结果是否异常；

所述第二选择模块，用于所述判断模块判断所述访问结果异常时，从选择未被配置过的总线时序参数配置至所述控制器。

从上述本发明实施例可知，总线时序参数是由软件程序通过循环遍历的方式配置至CPU的控制器，并以CPU按照配置的总线时序对外围器件发起访问的访问结果是否正确作为总线时序参数选择的最终依据，整个过程不需要人工参与调试和配置。因此，与现有技术通过查找手册来人工调试和配置总线时序参数的方法相比，本发明实施例提供的是一种动态选择总线时序参数的方法，可以在短时间内精确确定总线时序参数，缩短一个软件的开发周期，增加设备的可维护性。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对现有技术或实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以如这些附图获得其他的附图。

图1是本发明实施例提供的总线时序参数配置方法流程示意图；

图2是本发明实施例提供的中央处理器逻辑结构示意图；

图3是本发明另一实施例提供的中央处理器逻辑结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

请参阅附图1，是本发明实施例提供的总线时序参数配置方法流程示意图。主要包括步骤：

S101，选择总线时序参数配置至中央处理器的控制器。