[发明专利]波形输出方法及装置

说明书

技术领域

本发明涉及数字信号处理领域，具体地，涉及一种波形输出方法及装置。

背景技术

信号发生器从实现原理上可以分为模拟式函数发生器和数字式信号发生器。由于模拟式函数发生器采用纯模拟电路构成，因此容易受到外界环境的影响，导致输出的波形质量、频率和幅度精度都较差，信噪比低。而数字式信号发生器，可以避免模拟信号源的种种弊端，有着良好的频率和幅度精度，较好的信噪比。数字式信号发生器从实现原理上可分为两大类：基于直接数字频率合成(Direct Digital Synthesizer，DDS)技术的架构，简称为AFG(任意函数发生器)、基于真正可变采样时钟的架构，简称为AWG(任意波形发生器)。以下详细描述这两种架构：

(一)AFG

目前大多数的任意波形/函数发生器都是DDS信号源。图1A是在FPGA(Field-Programmable Gate Array，现场可编程门阵列)内部实现DDS技术的原理框图，如图1A所示，DDS信号源保持采样率不变，通过下发不同形状的波表到波形存储器中来实现波形形状的任意修改，通过修改频率控制字(相位增量)来修改从波表中取点的步进，以达到修改频率的目的。由于无需调整时钟频率，其时钟电路相对比较简单，而其频率的控制仅仅通过修改频率控制字就可实现各种频率，因此DDS信号源控制容易，频率切换时过渡自然，不会出现畸变。

基于DDS的信号源是通过在相同时间内减少或增加输出点数，来提高或降低频率，虽然波形存储器中存放的波表总长度一定，但是利用频率控制字从波表中取点时，会跳过或者重复一些点，从输出端看，实际是改变了波表长度。DDS信号源可以进行快速的频率切换，相噪指标比较好，适合输出干净规则的波形，多通道可以方便的输出不同频率。同样由于DDS信号源采用的是跳点输出策略，不可避免的会存在如下问题：当用户的频率设置的固定采样时钟不足以逐点输出用户下发的波形时，很有可能会跳过用户关心的特征点，导致波形和预期的波形不一致，这在频率较高时尤其明显。如采样速率为1GS/s，波表总长度为100个点，逐点输出100个点，需要的时间是100ns，也就是输出频率为10MHz，当用户需要输出频率为20MHz时，要求输出100个点的时间压缩到50ns，这必然要求提高采样速率，但是DDS源的采样速率不可变，从而只能每隔一个样点读取一个样点，这样总时间就降为50ns，即输出频率为20MHz，此时被跳过的点如果是特征点则不会被输出。

(二)AWG

不同于上述的AFG，AWG是基于可变采样时钟的结构，图1B为AWG的原理框图，AWG频率修改依赖于一个可变的主时钟，通过修改该采样时钟，来提高或降低速度，以保证波表中的每个点均能输出。AWG在不同频率上都可以输出复杂的波形，波形中的任何畸变点都不会遗漏。这是因为AWG通过修改时钟，来保证波形存储器中的每个点都能输出。AWG的这个特点使得它在输出复杂波形时能够完全不失真的输出，这非常适合于应用在要求低抖动和非常窄的瞬变的场合。但当用户的频率设置要求采样时钟超过最大值时，只能通过修改波表来提高频率。例如，将原来100个点构成的正弦波，换成一个50个点构成的正弦波，这需要用户手动修改，因为AWG不支持自动跳点输出。同时，由于AWG结构在所有通道中都依赖于同一个可变的主时钟，所以当在多个通道中生成不同频率时，必须为每个通道配置一个不同长度的波表。

综上所述，AFG与AWG均有其优缺点，如何将两者的优点结合生成一种兼具上述两种结构优点的数字式信号发生器，是目前亟待需要解决的问题。

发明内容

本发明实施例的主要目的在于提供一种波形输出方法及装置，以解决现有技术中的如何结合AFG与AWG优点的问题。

为了实现上述目的，本发明实施例提供一种波形输出方法，该方法包括：接收输入的包括操作模式和运行参数的配置信息，其中，操作状态为AFG模式或者AWG模式，所述的运行参数包括：频率或者采样率、以及波表长度；根据预定规则对所述的配置信息进行合法性验证；在验证结果为合法时，根据所述的配置信息设置时钟信息和PLL(PhaseLocked Loop，锁相回路或锁相环)；如果所述的操作模式为AFG模式，则根据设置的时钟信息和PLL、以及运行参数从内部存储器中输出波形文件；如果所述的操作模式为AWG模式，根据设置的时钟信息和PLL控制外部波表的输出频率、并根据所述外部波表的输出频率和运行参数从外部存储器中输出波形文件。