[发明专利]MOS晶体管的形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种MOS晶体管的形成方法。

背景技术

随着半导体制造工艺的不断发展，集成电路中的半导体器件的特征尺寸(CD，Critical Dimension)越来越小，为了解决小尺寸器件带来的一系列问题，高介电常数(high-k)材料的栅介质层和金属栅(metal gate)电极相结合的技术被引入至MOS晶体管的制造过程中。

为避免金属栅电极的金属材料对MOS晶体管的其他结构造成影响，所述金属栅电极与高k栅介质层的栅极叠层结构通常采用后栅(gate-last)工艺制作。在该工艺中，在源漏区注入前，在待形成的栅电极位置首先形成由多晶硅构成的伪栅极；而在形成源漏区之后，会移除所述伪栅极并在伪栅极的位置形成栅极开口；之后，再在所述栅极开口中依次填充高k的栅介质层与金属栅电极。由于金属栅电极在源漏区注入完成后再进行制作，这使得后续工艺的数量得以减少，避免了金属材料不适于进行高温处理的问题。

图1至图3示出了现有技术中MOS晶体管的形成方法的剖面结构示意图。

如图1所示，提供半导体基底10，所述半导体基底10上形成有伪栅结构11，所述伪栅结构11的材料一般为多晶硅，以所述伪栅结构11为掩膜进行离子注入，在伪栅结构11两侧的半导体基底10内形成源区12和漏区13。

如图2所示，在所述半导体基底10上形成介质层14，所述介质层14的表面与伪栅结构11的表面齐平。

如图3所示，去除所述伪栅结构，在原伪栅结构的位置形成开口15。

之后，在所述开口15依次形成栅介质层和栅电极，所述栅介质层由高介电常数材料构成，所述栅电极为金属栅电极。

其中，图1中所示的在所述半导体基底10上形成的伪栅结构11，是通过在晶圆上涂布光刻胶，将掩膜版图形转移至光刻胶形成光刻胶图形，并以所述光刻胶图形为掩膜进行刻蚀而形成的。所述光刻胶由光阻(PR，PhotoResist)材料构成。

但是，因为集成电路中的半导体器件的特征尺寸越来越小，晶体管和金属线路也变得越来越小并且越靠越近，出现的一个问题是线端缩短(LES，LineEnd Shortening)，LES表现为线端的实际的印刷位置和预定(设计)位置之间的差异。图4示出了线端缩短的问题，如图4所示，虚线所示的是预定(设计)形成的预期线路40，但是由于刻蚀效应和光阻拉回(PhotoResist Pullback)等原因，产生了显著数量的线端缩短的实际线路30。所述预期线路40在有源的源极32和漏极34之间具有线路侧端40b(相对两侧，另一侧未标示)、线路末端40a(相对两侧，另一侧未标示)，所述线路侧端40b的长度为L1，所述线路末端40a的宽度为W1；所述实际线路30具有线路侧端30b、线路末端30a，所述线路侧端30b的长度为L2，所述线路末端30a的宽度为W2。从图4上可以看出，实际线路30的线路末端30a以及线路侧端30b分别较预期线路40的线路末端40a以及线路侧端40b有所缩短，缩短的量对应为L1-L2以及W1-W2，通常，LES比率可以定义为(L1-L2)/(W1-W2)。一般来说，L1-L2远大于W1-W2，因此，与线路侧端40b相比，LES在线路末端40a更大。LES会导致器件性能降级、可靠性降低、产量损失、器件中的泄漏、特征尺寸的限制以及其他有关问题。

相关技术还可参考申请号为200880002066.7的中国专利申请，该专利申请公开了一种减少刻蚀过程中的线路末端缩短的方法。

发明内容

本发明要解决的是现有技术的MOS晶体管的形成方法中形成的线端缩短的问题。

为解决上述问题，本发明提供了一种MOS晶体管的形成方法，包括：

提供半导体基底，所述半导体基底上形成有伪栅结构，在所述伪栅结构两侧的半导体基底内形成源区和漏区；

形成覆盖所述伪栅结构的侧壁的侧墙(spacer)，所述侧墙的厚度等于所述伪栅结构的实际线路的一侧线端的缩短量；

在所述半导体基底上形成介质层，所述介质层的表面与所述伪栅结构以及侧墙的表面齐平；

去除所述侧墙以及所述伪栅结构，在原侧墙以及原伪栅结构的位置形成开口；

在所述开口依次形成栅介质层和栅电极。

可选的，所述伪栅结构的实际线路的线端包括相对两侧的线路侧端和相对两侧的线路末端，所述侧墙的厚度等于所述伪栅结构的实际线路的一侧线端的缩短量是指所述侧墙的厚度等于所述伪栅结构的实际线路的一侧所述线路末端的缩短量。