[发明专利]一种集成电路在制备工艺浮动下的静态功耗的计算方法

说明书

技术领域

本发明涉及一种集成电路在制备工艺浮动下的静态功耗的计算方法，尤其涉及静态功耗在工艺浮动下的近似分布计算方法，属于集成电路设计技术领域。

背景技术

随着集成电路器件尺寸的缩小和集成度的提高，电路的功耗已经成为集成电路、尤其是数字集成电路系统在设计时必须考虑的一项指标。因此电路设计辅助工具(EDA)需要对集成电路功耗进行准确的估计。随着集成电路设计进入深亚微米尺度，尤其是进入65nm节点之后，电路的静态功耗，也就是由不活动的数字门电路单元的漏电流造成的功耗，已经达到可以和动态功耗、也就是由于数字门的翻转而引入的功耗同一量级甚或是更大的程度。而且，随着器件尺寸的缩小，静态功耗将呈现更快的(指数级的)进一步的增长，甚至可能成为电路功耗的主要部分。因此，对于电路功耗的分析一定要能够准确的分析静态功耗。

另一方面，随着器件尺寸的缩小，集成电路的制造中也显现出越来越大的工艺浮动。所谓的工艺浮动，是由于工艺控制的不理想或者是某些无法控制的物理效应导致制造出来的器件和设计中所设想的无偏差的标称(nominal)器件之间存在不可准确预测的偏差，也就是器件参数的实际值对比设计值存在偏差，体现为在设计附近波动的一个随机分布。比如，由于光刻和刻蚀等工艺中的不理想效应引起的线边缘粗糙(LER)造成MOS管沟长产生偏差，或是随着沟道尺寸变小，沟道中的杂质浓度出现波动的随机参杂波动(RDF)而造成MOS管的阈值电压差生偏差等。这些工艺浮动的造成器件参数呈现某种随机性，进而使得电路特性也出现随机性，应当用统计分布来描述。对于电路特性的预测也随之要从确定性的范畴向统计的范畴演变。

工艺浮动对于器件的漏电流的影响尤其大。因为器件的漏电流对于主要器件参数呈现指数性的依赖，当这些参数发生较小的浮动时，漏电流就将发生较大的甚至是成倍的变化。一般情况下，大多数器件的参数在工艺浮动下的偏差可以用一个正态分布来近似，而门单元的漏电流则可以用一个或数个这些参数的线性组合的指数函数来描述，因此门单元的漏电流分布一般为对数正态分布(log-normal)或是几个对数正态分布之和。一般可以把正态分布的随机变量的线性组合的指数函数称为对数正态函数。现代的数字集成电路中可以包含上亿个门单元，电路的静态功耗取决于这上亿个门单元的漏电流之和，也就是要求上亿个对数正态分布之和。更严重的，由于有些器件参数的浮动呈现空间相关性，也就是说邻近的器件的参数趋向于相似、而远离的器件参数趋向于无关，这上亿个对数正态分布之间也具有相关性。这使得估计工艺浮动下的静态功耗的分布变得更为困难。

正是由于问题的巨大规模，以及问题本身的复杂度(两个对数正态分布之和即不存在已知的闭式表达式)，现有的解决方案都倾向于采用一种简单的近似。在这种近似中，人们通过种种方法求出电路总的漏电流的平均值、也就是数学期望以及方差(也就是统计上的前两阶矩)，然后利用一个具有相同的数学期望和方差的单一的对数正态分布来近似电路的总漏电流。由于对数正态分布之和属于具有重拖尾的分布(heavy-tailed)，前两阶矩未必能够很好的描述分布的特性，这种方法的精度往往不高。尤其是人们关心的电路总漏电流的尾分布(对应接近于100％的成品率的设计)，用这种近似不能取得很好的估计。尽管对数正态分布的和也是其他一些领域——比如通信领域——所关心的问题，但是在这些领域中，所需要求和的分布数量一般仅为几十或者几百，远远少于集成电路中上千万或者上亿的规模，因此在这些领域中一些行之有效的方法出于复杂度的考虑无法直接应用到集成电路静态功耗的估计中。

金融风险领域中的研究者通过条件期望相关的计算，提出了一种利用共单调的(既一组随机变量之间同时变大或者变小的行为)对数正态分布之和来近似一般的相关的对数正态分布之和的方法，在该领域中取得了较好的结果，能够准确估计和分布。由于该领域的问题规模也远远小于集成电路的规模，这种方法直接应用到集成电路静态功耗分析中存在精度有限和复杂度过高两方面的问题。而本发明一方面提出了对一种该方法的改进，使得其进度大大改善，另一方面又结合集成电路中问题的特性，即利用空间相关性的特殊结构，把改进之后的方法的复杂度降低到与电路中单元数目呈线性函数关系的水平(既0(N)的复杂度)，使得分析对于实际规模的电路也变得可行。

发明内容

本发明的目的是提出一种集成电路在制备工艺浮动下的静态功耗的计算方法，用于解决现有技术难以解决大规模电路的静态功耗在工艺浮动下的估计问题，以对集成电路静态功耗的分布进行准确高效的估计。