[发明专利]具有埋置绝缘层下第二控制栅极的SeOI闪存存储单元

说明书

技术领域

本发明的领域为半导体器件，更具体地，为包括多个存储器单元的存储器器件。

更具体地，本发明涉及一种绝缘体上半导体(semiconductor on insulator，SeOI)衬底上的闪存型存储器单元，由具有浮动栅极的场效应晶体管FET形成。本发明还涉及一种包括多个该类型的存储器单元的存储器阵列，以及一种控制该闪存存储器单元的方法。

背景技术

闪存型存储器单元的结构整体上与常规的MOSFET晶体管的结构相似，除了闪存晶体管具有两个栅极而不是一个。顶栅极对应于晶体管的控制栅极(对于其他MOS晶体管的情况也一样)，而另一个栅极，即浮动栅极布置在晶体管的控制栅极和沟道之间。控制栅极和浮动栅极之间布置有栅极间介电层(inter-gate dielectric layer)，而在浮动栅极和沟道之间布置有栅极介电层。这些介电层差不多使浮动栅极完全绝缘，电荷能够以特别持久的方式存储在那里。

包括NMOS晶体管的NOR型闪存单元的例子在下面描述。该单元在其静止状态时等价于逻辑“1”，因为通过在控制栅极上施加合适的电压，有电流流过沟道。

通过实现热电子注入现象的如下过程，该单元可以被编程(以将其设置为“0”逻辑状态)。

对控制栅极和漏极施加非常高的电压。沟道导通从而电子从源极流到漏极。那么源极-漏极电流要足够高，用于使高能量电子(热电子源自电荷与沟道的晶格网络的碰撞)通过穿过栅极介电层到达浮动栅极。

然后这些热电子在浮动栅极中被俘获，这改变了晶体管的阈值电压。该机制减小了浮动栅极的电压，而增大了晶体管的表现阈值电压(从而必须在控制栅极上施加更高的电压来使得晶体管能够导通-ON状态)。然而，在正常的读取状态中，两个栅极的耦合不足以使晶体管导通。因此被编程单元的读取电流为“0”。

通过在控制栅极上施加低电压可以擦除单元(重置为“1”逻辑状态)，从而晶体管不导通(OFF状态)，其是否包含“0”或“1”(也就是说，其是否被编程)无关紧要。在漏极上施加非常高的电压，从而在控制栅极和源极之间施加了与编程中实现的极性相反的高电压。两个栅极之间的电场增大直到电子能够通过沟道效应穿过栅极介电层从浮动栅极逃脱。

在此擦除操作中，浮动栅极电压减小且晶体管的表现阈值电压减小。

为了对单元读取，在控制栅极上施加标称的读取电压VDD。取决于单元的状态(编程或擦除)，晶体管或者导通(如果其被擦除，为ON状态)或者截止(如果其被编程，为OFF状态)。

在漏极上还施加正电压(低于VDD的任何值，以避免在获得合适的读取信号时有干扰)。如果晶体管为ON，那么漏极将放电。然后分析放大器可以读取电流降或电压降。

这样的闪存单元具有如下缺点，在编程操作中必须对控制栅极施加非常高的电压，以产生能够穿过栅极介电层到达浮动栅极的热电子。

当这发生时，尽可能不希望有这样的高编程电压，因为它们增大了外围电路的设计复杂度(特别是需要实现了电荷泵的专用电路来产生这样的高电压)，它们可能会损坏单元，甚至是干扰附近存储器单元的操作。

US 5,455,791A描述了一种构造在SOI衬底上的EEPROM器件，SOI衬底具有由埋置绝缘层隔开的背半导体层和前半导体层。该EEPROM器件包括两个隔开的控制栅极、前控制栅极和背控制栅极。背控制栅极由背半导体层和由传导材料制成的背栅极接触(contact)形成，该传导材料覆盖整个背半导体层延伸且通过背半导体层与所述埋置绝缘层隔开。由于分隔背栅极接触和沟道区域之间的距离，背控制栅极不适合于执行编程操作。

发明内容

本发明的目的是解决这些有关外围电路的设计复杂度以及单元和电路的整体可靠性的问题。

为此，根据第一方案，本发明提供了一种闪存存储器单元，包括具有浮动栅极的FET晶体管，所述浮动栅极在绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝缘层与基层衬底隔开的半导体材料的薄膜，所述晶体管在所述薄膜中具有沟道，其特征在于，所述存储器单元包括两个控制栅极，前控制栅极布置在浮动栅极上方并且通过栅极间介电层与浮动栅极隔开，背控制栅极布置在基层衬底内直接在绝缘层下面，从而仅通过绝缘层与沟道隔开，该两个控制栅极设计为组合使用来执行单元编程操作。

一种该存储器单元的更优选的但是非受限的方案如下：

-背控制栅极在单元的整个宽度下面延伸；

-背控制栅极的位置为仅面向浮动栅极延伸；

-背控制栅极的极性与晶体管的沟道的极性为相同类型；

-背控制栅极在基层衬底中通过反向偏压的阱绝缘；