[发明专利]半导体装置及其制造方法

说明书

技术领域

本发明涉及一种半导体装置及其制造方法，特别涉及一种用以增强沟道应力的半导体装置及其制造方法。

背景技术

半导体工艺致力于提高元件密度、提高元件性能以及降低成本，然而半导体元件和设计会遭遇到问题。解决这些问题的一个方法为制造鳍式场效晶体管(以下简称FinFET)。一公知的FinFET包括的薄的、垂直的一鳍状物，其借由蚀刻于基板中出隔开的凹陷的方式形成。而源极区、漏极区和沟道区定义于上述鳍状物内。晶体管的栅极包围鳍状物的沟道区，上述栅极占据鳍状物的顶部和侧边。这种构造允许栅极于鳍状物的三侧边的沟道中感应出电流。因此，FinFET具有高电流和降低短沟道效应的优点。

在集成电路材料方面，工艺的发展已持续地降低FinFET和其他金属氧化物半导体场效晶体管(以下简称MOSFET)的尺寸。然而，此尺寸微缩的趋势因为集成电路材料的物理极限而趋缓。因此，发展增加元件性能的其他工艺。上述工艺的一包括对MOSFET元件的沟道区施加应力以改善电子和空穴迁移率。对MOSFET元件的沟道区施加应力的上述工艺的成效大体而言可令人接受，但是得到的沟道应力仍无法完全令人满意。

另外，半导体工艺的一发展趋势是利用一高介电常数(high-k)栅极电介质和金属栅极取代公知栅极氧化物和多晶硅栅极，以改善元件性能。举例来说，是发展取代栅极工艺以制造具有双重金属栅极FinFET元件的互补式金属氧化物半导体晶体管(以下简称CMOS)元件。然而，上述高成本和复杂的工艺使得双重金属栅极元件仍无法完全令人满意。

因此，在此技术领域中，有需要一种半导体装置及其制造方法，以克服公知技术的缺点。

发明内容

有鉴于此，本发明一实施例提供一种半导体装置，包括一基板，其中具有一应力沟道区；一介电层，设置于至少部分的上述应力沟道区的上方；一第一导电层，设置于上述介电层的上方，且具有一第一数值的一特性；一导入应力导电层，设置于上述第一导电层的上方，且具有一第二数值的上述特性，其中上述第二数值不同于上述第一数值；以及一第二导电层，设置于上述导入应力导电层的上方，且具有上述第一数值的上述特性。

本发明另一实施例提供一种半导体装置，包括一基板；一第一投影和一第二投影，从上述基板向上延伸，上述第一投影具有位于其中的一拉伸应力第一沟道区，且上述第二投影具有位于其中的一压缩应力第二沟道区；以及一第一栅极结构和一第二栅极结构，分别占用邻近于上述第一沟道区和上述第二沟道区的上述第一投影和上述第二投影；其中上述第一栅极结构包括一介电层，邻近于上述第一沟道区；一第一导电层，设置于上述介电层的上方；一导入应力导电层，设置于上述第一导电层的上方；以及一第二导电层，设置于上述导入应力导电层的上方；以及其中上述第二栅极结构包括：一高介电常数介电层，邻近于上述第二沟道区；以及一金属层，设置于上述高介电常数介电层的上方。

本发明又另一实施例提供一种半导体装置的制造方法，包括提供一基板；从上述基板向上延伸形成一投影，上述投影具有位于其中的一沟道区；形成一栅极结构，占用邻近于上述沟道区的上述投影，上述栅极结构具有隔开的一第一导电层、一第二导电层和介于上述第一导电层和上述第二导电层之间的一导入应力导电层；于上述栅极结构上方形成一覆盖层；对上述沟道区给予应力，包括于上述栅极结构上进行一热处理工艺；以及移除上述覆盖层。

本发明的实施例中使得在沟道区中的硅晶格被压缩，而导致较高的空穴迁移率，从而能够降低起始电压且会增加效能。

附图说明

图1为本发明实施例的CMOS半导体装置的透视图。

图2为沿图1的本发明实施例的CMOS半导体装置的2-2切线的剖面图。

图3为沿图1的本发明实施例的CMOS半导体装置的3-3切线的剖面图。

图4为沿图1的本发明实施例的CMOS半导体装置的4-4切线的剖面图。

图5至图12为类似于图4的剖面图，其显示本发明实施例的CMOS半导体装置的工艺剖面图。

图13为如图5至图12所示的本发明实施例的CMOS半导体装置的工艺流程图。

主要附图标记说明：

10～半导体装置；

11～鳍式n型沟道金属氧化物半导体场效晶体管；

12～鳍式p型沟道金属氧化物半导体场效晶体管；

13～基板；

14、16～鳍状结构；

18～浅沟槽绝缘区；

20、22～栅极结构；