[发明专利]一种抗总剂量辐射加固晶体管结构

说明书

技术领域

本发明涉及一种晶体管结构，尤其涉及一种抗总剂量辐射加固晶体管结构。

背景技术

图1所示为一个标准常规金属氧化物半导体场效应晶体管(MOS晶体管)的平面图。MOS晶体管包括栅区11、漏区12和源区13，栅区11将有源区10分成漏区12和源区13，且漏区12和源区13没有相交区域。决定晶体管特性的一个重要参数是晶体管沟道区的有效宽长比，该参数由晶体管的有效沟道宽度14与有效沟道长度15的比值确定。一般地，在其它条件相同的情况下，晶体管的有效宽长比越大，其动态功耗越大。

电离辐射总剂量效应是指电子元器件或系统长期处于辐射环境下，在绝缘层(主要是氧化层)累积形成氧化物陷阱电荷和界面态电荷的现象。这种累积效应会引起的半导体器件性能退化，包括器件阈值电压的漂移、迁移率下降、漏电流的增加等。随着工艺的进步，栅氧化层越来越薄，器件的阈值电压漂移，迁移率的下降和本征器件的漏电流已经逐渐小到可以忽略的程度，凸显的问题是寄生通路的漏电。寄生漏电主要指的是与N型MOS晶体管相关的漏电。与本技术相关的辐射引发漏电为MOS晶体管源区和漏区的边缘漏电。即电离辐射总剂量效应将导致图1所示晶体管的漏区12和源区13之间的栅11在有源区10外的出头部分形成寄生漏电通道。

为了克服电离辐射总剂量引起的源漏寄生漏电，出现了一种闭合栅的晶体管结构。如图2所示，这种晶体管结构的栅21是闭合的，源区23和漏区22之间不存在出头的栅，因而不存在辐射引发的寄生漏电通路。图2所示的结构的缺点是无法实现小尺寸，尤其是小宽长比的晶体管，从而无法降低使用该种结构的电路的功耗。为此，出现了图3所示的晶体管结构。这种结构的栅也是闭合的，但是能够形成电流通道的栅只占整个栅的一部份，因此能够实现较小的有效宽长比，从而降低电路功耗。图3所示结构的缺点是栅极面积较大，由此产生较大的栅电容，大的栅电容将增大电路动态功耗、降低电路性能，这些缺点也限制了这种结构的应用。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供一种抗总剂量辐射加固晶体管结构，解决由电离辐射总剂量效应引起的晶体管源漏寄生漏电问题，实现小宽长比晶体管，降低寄生栅电容。

本发明的技术解决方案是：

一种抗总剂量辐射加固晶体管结构，包括栅区、漏区、源区和浮空区，所述栅区、漏区、源区和浮空区均分布在同一个有源区之内且栅区将有源区分隔成源区、漏区和浮空区，漏区、源区和浮空区两两之间没有相交区域，漏区被栅区完全包围，源区被栅区部分包围或完全包围，浮空区被栅区部分包围；所述浮空区是指与源区和漏区具有同种掺杂类型和同样掺杂浓度的且不通过连线引出的区域。

在一个晶体管中，所述的漏区有1个，所述的源区不少于1个，所述的浮空区不少于1个。

本发明与现有技术相比的优点在于：

(1)本发明的结构通过将漏区完全用栅区包围起来，消除了源区到漏区的寄生场氧漏电通路，有效提高器件的抗总剂量能力；通过在有源区上引入一个浮空区，浮空区不通过连线引出，减小源区到漏区的有效沟道宽度，从而降低晶体管的有效宽长比；本发明的结构在有效降低由总剂量引起的寄生漏电的同时，与传统加固结构相比，能实现更小宽长比的MOS晶体管，且具有较低的栅极面积和电容，因此更加有利于高速低功耗抗辐射加固电路的应用。

(2)本发明的结构，在一个晶体管中可以有多个源区或者多个浮空区，比传统的只有一个源区和一个漏区的加固结构有更多的实现方式，更有利于实现器件在性能、功耗和面积上的折中。

附图说明

图1为标准常规晶体管结构示意图；

图2为环形栅晶体管结构示意图；

图3为一种传统抗总剂量辐射加固小尺寸晶体管结构示意图；

图4为本发明结构示意图；

图5为本发明结构的第2种实施方式示意图；

图6为本发明结构的第3种实施方式示意图；

图7为本发明结构的第4种实施方式示意图；

图8为本发明结构的第5种实施方式示意图。

具体实施方式