[发明专利]用于基于关键路径的分析的性能监视体系结构的增强

说明书

本发明申请是本发明申请人于2006年6月1日提交的、申请号为200680019059.9、发明名称为“用于基于关键路径的分析的性能监视体系结构的增强”的发明申请的分案申请。

技术领域

本发明涉及计算机系统领域，具体来说涉及微体系结构的性能监视和调整。

背景技术

性能分析是表征、调试和调整微体系结构设计、查找和修正硬件和软件中的性能瓶颈以及定位可避免的性能问题的基础。随着计算机业的发展，分析微体系结构并基于该分析来对微体系结构进行更改的能力变得更加复杂且重要。

除了提供尽可能最佳的平台外，常常通过调整应用程序以使之在该平台上以最佳表现运行来实现最佳性能。在识别性能瓶颈、找出如何通过更好的代码生成来避免它们以及确认性能的提升等方面都有大量投入。性能监视器是该分析中的一个关键组件。性能监视比硅前(pre-silicon)模拟提供更大量的性能数据，并且已经被用于调整微体系结构设计以提升诸如存储转发等方面的性能。在推动硅更改时，准确地知道性能问题发生的频度和从改进微体系结构的该部分获得的多大获益是必不可少的要素。

在过去，串行执行机器的性能监视相对是直接的，因为跟踪串行性能瓶颈远比检测并行乱序执行期间的性能极限容易得多。典型性能分析按如下方式将工作负荷的CPI(每个指令的时钟数)分解成各个组成部分：1)硬件中的计数性能事件，2)估算每个事件对程序的关键路径的相对贡献，以及3)将对工作负荷的性能瓶颈产生贡献的各个组成部分组合成总细分。估算单个微体系结构原因的每个实例成本对于乱序且高度推测的机器来说是困难的，其中有要涵盖许多停止成本的大部分的足够推测且流水线并行性。目前，已经采用专用方法来估算事件的每个实例影响，并且这些估算的精确度和变化常常是未知的。

例如，图1图示单问题机器中指令101-107的提取、执行和引退(retirement)的示例。指令102具有分支误预测110，它使指令103的提取延迟，并显著地在指令102之后推出(pushout)指令103的引退。指令104具有第一级高速缓存未命中120，它进一步地推出指令105的引退。但是指令104的引退推出125被指令105的第二级高速缓存未命中130矮化(dwarfed)，它具有如此长的等待时间，以致于指令106中的分支误预测135对它的引退时间没有任何影响。正如图1所列举的，不管能够实现乱序高度推测并行执行的处理器中有全面的性能监视，即使在单个问题机器中，测量引退推出时也存在无法理解的复杂性。

附图说明

附图以举例方式而无意作为限制图示了本发明。

图1图示单个问题机器中多个操作的提取、执行和引退的实施例。

图2图示一种处理器的实施例，该处理器包括第一性能监视模块和第二微体系结构调整模块。

图3图示图2的特定实施例。

图4图示一种处理器的实施例，该处理器包括用于以静态或动态方式重新编译软件的模块。

图5图示一种系统的实施例，该系统包括具有用于监视处理器的性能和调整处理器的微体系结构的模块的处理器。

图6a图示用于监视性能并基于性能来调整微处理器的流程图的实施例。

图6b图示图6a的特定实施例。

图6c图示用于监视性能并调整微处理器的另一个实施例。

图7图示用于在特定事件发生时测量引退推出的实施例。

具体实施方式

在下文描述中，提出了例如特定体系结构、这些体系结构内的功能部件、调整机制和系统配置的大量特定细节以便提供对本发明的透彻理解。但是，对于本领域技术人员显见的是，无需采用这些特定细节也能实施本发明。在一些其他情况中，没有对例如公知的逻辑设计、软件编译器、软件重新配置技术和处理器去功能部件(processor defeaturing)技术等的公知组件或方法进行详细描述，以便避免不必要地妨碍了对本发明的理解。

性能监视

图2图示一种处理器205的实施例，该处理器205具有性能监视模块210和调整模块215。处理器205可以是用于执行代码和/或对数据进行操作的任何部件。作为特定实例，处理器205能够实现并行执行。在另一个实施例中，处理器205能够实现乱序执行。处理器205还可以实现分支预测和推测执行，以及实现其他公知的处理单元和方法。