[发明专利]一种速率匹配的方法及装置有效
申请号: | 201010558388.9 | 申请日: | 2010-11-24 |
公开(公告)号: | CN102480334A | 公开(公告)日: | 2012-05-30 |
发明(设计)人: | 谢晋强;王卫涛 | 申请(专利权)人: | 中兴通讯股份有限公司 |
主分类号: | H04L1/00 | 分类号: | H04L1/00;H04L1/06 |
代理公司: | 北京同达信恒知识产权代理有限公司 11291 | 代理人: | 黄志华 |
地址: | 518057 广东省深圳市南山*** | 国省代码: | 广东;44 |
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摘要: | |||
搜索关键词: | 一种 速率 匹配 方法 装置 | ||
技术领域
本发明涉及通信领域,尤其涉及一种速率匹配的方法及装置。
背景技术
在移动通信系统中,信道中发送端传输的数据经过信道编码后增加了一些校验信息,在接收端根据这些校验信息可以提高解码效率。为了提高传输效率,发送端需要根据信道的当前质量对数据在编码阶段增加的校验信息进行选择性处理,这个过程就是速率匹配的过程。
现有技术中,速率匹配采用的是循环缓冲速率匹配的方法,该算法包括比特交织、比特收集和比特裁剪三部分。对于比特交织这一过程,在当前硬件实现技术中,大多采用按照协议串行实现或者采用多套电路并行实现。而在LTE(Long Term Evolution,长期演进)系统中,数据流量非常大,留给速率匹配的处理时间非常短,如果采用串行实现,数据依次输入,再依次对其进行交织,时延将会很大,不能满足大吞吐量的需求;而如果采用多套电路并行实现,可以多路数据同时输入,再对多路输入的数据一起进行交织,因数据较多,需要用到的地址计算单元也相对较多,会占用大量硬件资源,且多数情况还需用乘法器来完成计算过程,从而增加了硬件的成本。
发明内容
本发明实施例提供一种速率匹配的方法及装置,用于减少时延,节省硬件资源,提高速率匹配的效率。
一种速率匹配的方法,包括以下步骤:
将多路数据中的每一路数据输入到交织矩阵中的一个子矩阵;
对数据输入后的至少一个子矩阵进行交织变换,其中进行交织变换的子矩阵的数目小于子矩阵的总数;
确定交织变换后子矩阵中数据的存储地址关系;
根据确定的存储地址关系对所有子矩阵中的数据进行存储;
根据参数顺序读取已存储的数据,获得交织变换后的输入的数据。
一种速率匹配的装置,包括:
拆分模块,用于将多路数据中的每一路数据输入到交织矩阵中的一个子矩阵;
交织模块,用于对数据输入后的至少一个子矩阵进行交织变换,其中进行交织变换的子矩阵的数目小于子矩阵的总数;
收集模块,用于确定交织变换后子矩阵中数据的存储地址关系,及根据确定的存储地址关系对所有子矩阵中的数据进行存储;
裁剪模块,用于根据参数顺序读取已存储的数据,获得交织变换后的所有输入的数据。
本发明实施例将多路数据中的每一路数据输入到交织矩阵中的一个子矩阵;对数据输入后的至少一个子矩阵进行交织变换,其中进行交织变换的子矩阵的数目小于子矩阵的总数;确定交织变换后子矩阵中数据的存储地址关系;根据确定的存储地址关系对所有子矩阵中的数据进行存储;根据参数顺序读取已存储的数据,获得交织变换后的所有输入的数据。数据采用并行输入的方式,且只需对一个子矩阵进行交织变换,简化了交织过程,减少了时延;只需计算一个子矩阵中的数据对应的地址,其它子矩阵均可在对该地址进行简单变化后进行存储,因此使用到的数据较小,运算较为简单,无需使用到乘法器,节省了硬件资源,简化了速率匹配过程,提高了速率匹配的效率。
附图说明
图1为本发明实施例中速率匹配的装置的主要结构图;
图2为本发明实施例中系统位的子矩阵、输入路数与存储器的对应关系图;
图3为本发明实施例中速率匹配的装置的详细结构图;
图4A为本发明实施例中校验位0的子矩阵、输入路数与存储器的对应关系图;
图4B为本发明实施例中校验位1的子矩阵、输入路数与存储器的对应关系图;
图5为本发明实施例中速率匹配的主要流程图;
图6为本发明实施例中速率匹配的详细流程图;
图7为本发明实施例中校验位1的速率匹配的详细流程图。
具体实施方式
本发明实施例将多路数据中的每一路数据输入到交织矩阵中的一个子矩阵;对数据输入后的至少一个子矩阵进行交织变换,其中进行交织变换的子矩阵的数目小于子矩阵的总数;确定交织变换后子矩阵中数据的存储地址关系;根据确定的存储地址关系对所有子矩阵中的数据进行存储;根据参数顺序读取已存储的数据,获得交织变换后的输入的数据。数据采用并行输入的方式,且只需对一个子矩阵进行交织变换,简化了交织过程,减少了时延;只需计算一个子矩阵中的数据对应的地址,其它子矩阵均可在对该地址进行简单变化后进行存储,因此使用到的数据较小,运算较为简单,无需使用到乘法器,节省了硬件资源,简化了速率匹配过程,提高了速率匹配的效率。
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