[发明专利]晶体管及其制作方法

说明书

技术领域

本发明涉及半导体领域，特别涉及晶体管及其制作方法。

背景技术

金属-氧化物-半导体(MOS)晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。

现有技术提供了一种晶体管的制作方法。请参考图1至图3，为现有技术的晶体管的制作方法剖面结构示意图。

请参考图1，提供半导体衬底100，所述半导体衬底100上形成栅介质层101和栅极102，所述栅介质层101和栅极102构成栅极结构。

继续参考图1，进行氧化工艺，形成覆盖所述栅极结构的氧化层103。

接着，请参考图2，在栅极结构两侧的半导体衬底内形成轻掺杂区104，所述轻掺杂区104通过离子注入形成。

接着，请参考图3，在栅极结构两侧的半导体衬底上形成栅极结构的侧墙105。进行源/漏区重掺杂注入(S/D)，在栅极结构两侧的半导体衬底100内形成源区106和漏区107。

在公开号为CN101789447A的中国专利申请中可以发现更多关于现有技术的信息。

在实际中发现，现有方法制作的晶体管短沟道效应明显，器件的性能不理想。

发明内容

本发明解决的问题是提供了一种晶体管及其制作方法，抑制了晶体管的短沟道效应，改善了晶体管的性能。

为解决上述问题，本发明提供了一种晶体管的制作方法，包括：

提供半导体衬底；

在所述半导体衬底上形成绝缘支柱；

在所述绝缘支柱和半导体衬底上形成外延层，所述外延层的厚度大于等于所述绝缘支柱的高度；

在外延层上形成栅极结构，所述栅极结构位于所述绝缘支柱上方；

在所述栅极结构两侧的外延层内形成源区和漏区，所述源区和漏区位于所述绝缘支柱的两侧。

可选地，所述绝缘支柱的材质为氧化硅、氮化硅、碳化硅或氮氧化硅。

可选地，所述绝缘支柱的宽度范围为5纳米～1微米。

可选地，所述外延层的厚度比所述绝缘支柱的高度高20～100纳米。

相应地，本发明还提供一种晶体管，包括：

半导体衬底；

外延层，位于所述半导体衬底上；

栅极结构，位于所述外延层上；

绝缘支柱，位于所述栅极结构下方的外延层内，所述绝缘支柱的高度小于所述外延层的厚度；

源区，位于所述绝缘支柱一侧的外延层内；

漏区，位于所述绝缘支柱内另一侧的外延层内。

可选地，所述绝缘支柱的材质为氧化硅、氮化硅、碳化硅或氮氧化硅。

可选地，所述绝缘支柱的宽度范围为5纳米～1微米。

可选地，所述外延层的厚度比所述绝缘支柱的高度高20～100纳米。

与现有技术相比，本发明具有以下优点：

通过在半导体衬底上形成绝缘支柱，然后，形成覆盖所述绝缘支柱的外延层，在所述外延层内形成位于所述绝缘支柱两侧的源区和漏区。由于所述源区和漏区位于绝缘支柱的两侧的外延层内，从而所述绝缘支柱可以防止所述源区和漏区的掺杂离子发生横向扩散，改善了晶体管的短沟道效应，并且所述绝缘支柱位于所述源区或漏区与所述半导体衬底之间，从而减小了所述源区或漏区与半导体衬底之间的结电容，减小了结漏电流，提高了器件的性能。

附图说明

图1～图3是现有技术的晶体管制作方法剖面结构示意图；

图4是本发明的晶体管制作方法流程示意图；

图5～图10是本发明一个实施例的晶体管制作方法剖面结构示意图。

具体实施方式

现有方法制作的晶体管的短沟道效应明显，器件的性能不理想。随着半导体工艺的发展，超浅结技术应用于制作源区和漏区，源区和漏区之间的离子横向扩散更加严重，从而使得所述的短沟道效应更加明显，并且源区和漏区与半导体衬底存在较大的结电容和结漏电流，从而降低了器件的响应速度，影响了器件的性能。

为了解决上述问题，发明人提出一种晶体管的制作方法，请参考图4所示的本发明的晶体管制作方法流程示意图，所述方法包括：

步骤S1，提供半导体衬底；

步骤S2，在所述半导体衬底上形成绝缘支柱；

步骤S3，在所述绝缘支柱和半导体衬底上形成外延层，所述外延层的厚度大于等于所述绝缘支柱的高度；

步骤S4，在外延层上形成栅极结构，所述栅极结构位于所述绝缘支柱上方；