[发明专利]用于向量数据流的重整理缓冲器

说明书

技术领域

本发明主要涉及到采用向量技术的处理器，特指在数字信号处理器（Digital Signal Processor，DSP）当中，DMA（Direct Memory Access，直接存储器访问）总线与向量存储器（Vector Memory，VM）之间的数据传输接口的设计和实现方法，尤其是数据在DMA总线和VM之间进行搬移时需要进行位置重组、压缩或扩展时的技术方案。

背景技术

随着4G无线通信技术和高清视频图像处理技术的发展，向量处理器得到了广泛的应用。向量处理器通过多个并行的向量运算单元同时处理来开发应用的数据级并行性，如何为向量运算单元提供充足的数据带宽是向量处理器设计中的一个重要环节。由于流式应用缺乏数据的局部性，同时又具有较强的实时性需求，由多个并行的片内静态随机存储器（Static Random Access Memory，SRAM）组成的VM因其访存延时的确定性逐渐取代了通用的缓存（Cache）结构。VM一般由DMA控制器通过DMA总线进行数据的加载和搬移，同时能够响应来自向量处理单元的访存请求。

在VM的管理和设计当中面临着以下几个关键的技术环节：1.VM采用单端口SRAM还是双端口SRAM；2.如何有效地匹配DMA总线带宽与VM带宽之间的差异；3.数据流重整理操作（位置重组、压缩或扩展等）如何高效的处理等。

由于VM需要同时响应DMA和向量处理单元的访问请求，传统的VM一般采用双端口的SRAM，这样能够使DMA的访问请求和向量处理单元的访问请求并行处理、互不干扰。然而相同容量的双端口SRAM的面积是单端口SRAM的两倍左右。目前向量处理器中VM的容量在逐渐增大（512KB以上），并且占据了芯片面积的绝大部分（70%左右）。在如此大容量的片上存储器中采用双端口设计将变得不合时宜。在采用单端口SRAM的VM中如何减少向量处理单元和DMA的访问冲突是设计人员必须考虑的重要问题。

在向量处理器中，由于工艺水平和片上互连长线资源的限制，DMA总线的带宽较窄（32bits/cycle左右）。而VM是由多个并行的SRAM组成，并且同时向多个向量运算单元供给数据，带宽比较宽（512bits/cycle左右）。在VM和DMA总线之间采用缓冲结构是一种常用的匹配两者带宽差异的方法，然而普通的缓冲结构仅能够较好地支持连续的数据搬移或带广播的数据搬移，对于目的地址非连续或需要位置重组的数据流支持较差，如何解决这一问题，需要统筹考虑。

由于向量运算单元对数据的格式和位置要求比较严格，这需要对数据进行较多的压缩或扩展等格式转换操作。尽管这些操作能够在向量运算单元中处理，但是往往需要比较多的指令条数，并且处理效率不高。这些压缩或扩展等格式转换操作如何高效处理，是需要设计人员认真思考的问题。

综上所述，在向量处理器的设计当中，VM与DMA总线的接口设计、带宽匹配技术和数据整理等环节需要统筹的、完善的解决方案。从目前公开的文献来看，VM采用双端口SRAM的方案居多，这种方案的弊端在这里不再赘述。目前还没有公开的文献涉及到在VM为单端口SRAM的情况下，面向向量数据流的，同时能够有效地平衡DMA总线和VM之间的带宽差异，并且提供数据流位置重组、压缩或扩展等重整理功能的缓冲器结构的设计问题。

发明内容

本发明要解决的技术问题就在于：针对现有技术存在的技术问题，本发明提供一种结构简单紧凑、成本低廉、适用范围广、可靠性好的用于向量数据流的重整理缓冲器。

为解决上述技术问题，本发明采用以下技术方案：

一种重整理缓冲器，其特征在于包括：

缓冲存储体，用来暂存来自于DMA总线的并且要写入向量存储器VM的数据或者暂存从向量存储器VM读出的并且要通过DMA总线写入到其它空间的数据；

控制寄存器，由DMA总线传输开始时进行配置；

状态位，记录了缓冲存储体中的每一行映射的是向量存储器VM中的哪一行，并且记录了该行是否有效；

主控逻辑单元，用来进行总体控制，在DMA总线进行数据传输时，主控逻辑单元根据控制寄存器选择不同的缓冲位置、进行对应的数据变换、并且在数据传输完毕选择是否进行读写缓冲器的作废或更新处理。

作为本发明的进一步改进：

所述缓冲存储体由多个并行的单端口SRAM组成，其宽度与向量存储器VM的宽度相同，记为W；令缓冲存储体的容量为M，则缓冲存储体共有L行数据，其中L=M/W。