[发明专利]一种DPRAM访问控制系统

说明书

技术领域

本发明涉及无线通信系统领域，特别是涉及一种DPRAM访问控制系统及DPRAM访问控制方法。

背景技术

在无线通信系统中，经常需要转发数字中频和数字信号处理器(DSPDigital Signal Processor)之间的天线数据，由于数字中频输出的天线数据是均匀连续的采样，因此数字中频输出数据的速度相对较慢，而DSP需要在尽可能短的时间内处理这些采样值，读取是猝发的，瞬间完成，因此DSP的读取速度是很快的，从而两个部分之间数据传输的速度存在巨大的差异，造成了在数据传输过程中，设备的读写访问的不连贯、数据传输效率低等问题。这就要求在数字中频和DSP之间增加存储器，这样就缓冲了两个部分之间巨大的速度差异，进而解决了上述问题。

现有技术中，当转发的数据量不是很大的时候，通常是在场可编程门阵列(FPGA Field Programmable Gate Array)内部增加一个DPRAM或FIFO存储器作为数据存储器，数字中频和DSP等访问设备通过FPGA对DPRAM或FIFO进行读写访问。但上述DPRAM和FIFO存储器在应用中均存在一定的问题。

采用FIFO存储器时，正常情况下，数据先进先出，中频数据均匀的写入FIFO，DSP再快速读出处理，但当数字中频出现异常或算法延迟改变时，该来的数据推迟了，那么写入FIFO的数据速度就变慢了，这时读出速率不变，经过一段时间，FIFO就会被读空了。同理，当DSP出现异常时，FIFO也有被写满的情况，这时向FIFO中写入的数据是无效的，因为FIFO此时已经满了，后续写入的数据都丢掉了。这种异常一旦发生，只能全局复位，或采用很复杂的监控逻辑来恢复。所以，必须时刻监视FIFO的空满状态。

采用DPRAM存储器时，正常情况下，需要地址才能对其进行访问，中频数据均匀写入DPRAM，DSP再快速读出处理。但会出现读写冲突的问题，比如数字中频从DPRAM的A端口读出数据块M，地址为1～100，DSP同时通过DPRAM的B端口向地址1～100写入数据块N，这时就出现了两个设备同时操作DPRAM的空间1～100的情况，这时数字中频就不知道它读出来的是数据块M还是N。这时需要用两个DPRAM进行乒乓切换才可以避免上述问题。

由此可以看出，上述两种存储器的优缺点是互反的，FIFO的优点是先进先出，不用乒乓互换，缺点是必须时刻监视FIFO的空满状态；DPRAM的优点是通过地址才能访问，不需要时刻监视空满问题，但缺点是必须采用乒乓互换才能避免读写冲突。因此，如何将上述两种存储器的优点结合起来，形成一种新的存储器结构，是现有技术需要解决的问题。

发明内容

有鉴于此，本发明的目的在于提供一种以DPRAM为主体的访问控制系统，通过访问控制单元为DPRAM的读写端口配置在同一时刻不相同的读地址和写地址，从而用较小的成本解决了，现有技术中必须通过两个DPRAM才能解决的读写端口同时访问同一地址的冲突问题。

为实现上述目的，本发明的一个实施例提供一种DPRAM访问控制系统，包括在FPGA上的DPRAM、用户写入逻辑单元和用户读出逻辑单元，所述FPGA上还包括与DPRAM相连接的访问控制单元；

所述访问控制单元，用于：采用读写地址互斥方案为DPRAM的两个端口配置在同一时刻向DPRAM内部访问不相同的读地址和写地址；

所述用户写入逻辑单元，用于：通过访问控制单元，并按其配置的写地址向DPRAM写入数据；

所述用户读出逻辑单元，用于：通过访问控制单元，并按其配置的读地址从DPRAM读出数据。

优选地，所述访问控制单元包括：

写入地址译码和控制单元，用于：接收用户写入逻辑单元输入的写入数据，并生成DPRAM可识别的写使能信号和写地址，和写入数据一起输出给DPRAM，同时，将写地址输出给访问指针控制和标志输出单元；

访问指针控制和标志输出单元，用于：向用户写入逻辑单元输出写入允许信号；接收写入地址译码和控制单元输出的写地址，并根据读写地址互斥规则判断当前时刻开始读访问，每个时刻的读地址与写地址是否一致，均不一致时，对用户读出逻辑单元输出读出允许信号；

读出地址译码和控制单元，用于：接收用户读出逻辑单元输出的读使能信号，并生成DPRAM可识别的读使能信号和读地址输出给DPRAM。