[发明专利]一种半导体器件的形成方法

说明书

技术领域

本发明涉及半导体制造工艺，特别是一种半导体器件的形成方法。

背景技术

随着半导体器件不断向高密度、高集成化以及高性能方向发展，半导体技术也不断向深微米方向发展，对制造工艺和材料提出了更高的要求。

目前在半导体制造工艺中，为了连接各个部件构成集成电路，通常使用具有相对高导电率的金属材料例如铜进行布线，也就是金属布线。而用于金属布线之间连接的通常为导电插塞。用于将半导体器件的有源区与其它集成电路连接起来的结构一般为导电插塞。现有导电插塞通过通孔工艺或双镶嵌工艺形成。

在现有形成铜布线或导电插塞的过程中，通过刻蚀介电层形成沟槽或通孔，然后于沟槽或通孔中填充导电物质。然而，当特征尺寸达到32纳米及以下的工艺的时候，在制作铜布线或导电插塞时，为防止RC效应，须使用超低介电常数(Ultra low k)的介电材料作为介电层(所述超低k为介电常数小于等于2.5)。

现有在形成导电插塞时采用超低k介电层的过程如图1至4所示：

参考图1，提供半导体衬底1，所述半导体衬底1上形成有如晶体管、电容器、金属布线层等结构；在半导体衬底1上形成刻蚀阻挡层2；在刻蚀阻挡层2上形成超低k介电层3；在超低k介电层3上形成抗反射层4(BARC)；在抗反射层4上涂覆光刻胶层5；经过曝光显影工艺，在光刻胶层5上定义出通孔的图案。

如图2所示，以光刻胶层5为掩膜，沿通孔的图案刻蚀超低k介电层3至露出刻蚀阻挡层2，形成沟槽或通孔。

如图3所示，去除光刻胶层和抗反射层；在超低k介电层3上形成金属层7，且所述金属层7填充满通孔内。

如图4所示，采用化学机械研磨法平坦化金属层至露出超低k介电层3，形成导电插塞。

现有技术在超低k介电层中形成金属布线或导电插塞时，超低k介电层的介电常数k值发生漂移，超低k介电层电容发生变化(如超低k介电层的电容可比低k介电层电容高出40％)，从而导致半导体器件的稳定性和可靠性问题。

发明内容

本发明解决的问题是提供一种半导体器件的形成方法，防止在制作金属布线层或导电插塞时，超低k介电层的介电常数k值发生漂移，导致半导体器件的稳定性和可靠性问题。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括步骤：提供半导体衬底，所述半导体衬底上形成有层间介电层；在所述层间介电层上形成第一光刻胶层；对第一光刻胶层进行图形化处理，形成开口图形；以第一光刻胶层为掩膜，沿开口图形刻蚀层间介电层至露出半导体衬底，形成开口；去除第一光刻胶层；在层间介电层上形成超低k介电层，并将超低k介电层填充满开口；平坦化所述超低k介电层至露出层间介电层；在层间介电层和超低k介电层上形成第二光刻胶层，经过光刻工艺，在第二光刻胶层上定义出沟槽图形或通孔图形，所述沟槽图形或通孔图形的位置对应层间介电层；以第二光刻胶层为掩膜，沿沟槽图形或通孔图形刻蚀层间介电至露出半导体衬底，形成沟槽或通孔，所述沟槽或通孔与超低k介电层之间由层间介电层间隔。

优选的，所述超低k介电层的介电常数为小于等于2.5。

优选的，所述超低k介电层的材料为SiOCH。

优选的，所述层间介电层的介电常数为2.7～3.0。

优选的，所述层间介电层的材料为黑钻石。

优选的，所述沟槽或通孔与超低k介电层之间由层间介电层间隔宽度为2～10纳米。

优选的，在形成沟槽或通孔后，还包括：向沟槽或通孔内填充满导电物质。

优选的，所述导电物质为铜或铝或钨。

优选的，平坦化所述超低k介电层的方法为化学机械研磨法。

与现有技术相比，本发明具有以下优点：

本发明先形成层间介电层，然后将无需形成沟槽或通孔的部分去除，并填充入超低k介电层，接着再刻蚀层间介电层，形成沟槽或通孔，所述沟槽或通孔的侧壁与超低k介电层之间有层间介电层间隔，非接触。刻蚀沟槽或通孔是在层间介电层中形成，对超低k介电层不会产生任何损伤，避免了刻蚀离子对超低k介电层的介电常数的影响，有效防止了超低k介电层的k值漂移及电容的大幅变化，保证半导体器件的稳定性和可靠性。

附图说明

图1至图4为现有技术形成包含超低k介电层的半导体器件的示意图；

图5为本发明形成包含超低k介电层的半导体器件的具体实施方式流程图；

图6至图10为本发明形成包含超低k介电层的半导体器件的第一实施例示意图；