[发明专利]带宽同步电路和带宽同步方法

权利要求书

1.一种带宽同步电路，包括：

扩大器，包括至少一个同步打包器和至少一个同步解包器，所述至少一个同步打包器和所述至少一个同步解包器基于第一时钟操作；以及

同步降低单元，连接到所述扩大器，并且被配置为响应于具有低于所述第一时钟频率的频率的第二时钟，对所述扩大器的数据执行同步降低操作。

2.如权利要求1所述的带宽同步电路，其中，所述第一时钟是具有1GHz频率的处理器时钟，而所述第二时钟是具有200MHz频率的总线时钟。

3.如权利要求2所述的带宽同步电路，其中，所述至少一个同步打包器对写地址信道、写数据信道和写响应信道执行同步打包，而所述至少一个同步解包器对读地址信道和读数据信道执行同步解包。

4.如权利要求3所述的带宽同步电路，

其中所述至少一个同步打包器包括：

第一同步存储器和第二同步存储器，所述第一和第二同步存储器被配置为接收写地址信道、写数据信道和写响应信道中的至少一个，以及

其中所述至少一个同步解包器包括：

第三同步存储器和第四同步存储器，所述第三和第四同步存储器被配置为接收读地址信道和读数据信道中的至少一个。

5.如权利要求4所述的带宽同步电路，其中，所述第一同步存储器响应于来自同步打包控制器的控制，存储所述写地址信道的地址，并扩充所存储的地址以便将经扩充的地址输出到所述同步降低单元。

6.如权利要求4所述的带宽同步电路，其中，所述第二同步存储器响应于来自同步打包控制器的控制，存储所述写数据信道的数据，并扩充所存储的数据以便将经扩充的数据输出到所述同步降低单元。

7.如权利要求4所述的带宽同步电路，其中，所述第三同步存储器响应于来自同步解包控制器的控制，存储所述读地址信道的地址，并扩充所存储的地址以便通过选择器将经扩充的地址输出到所述同步降低单元。

8.如权利要求4所述的带宽同步电路，其中，所述第四同步存储器响应于同步解包控制器的控制，存储所述读数据信道的数据，并经由选择器将所存储的数据输出到从接口。

9.如权利要求4所述的带宽同步电路，所述第一、第二、第三和第四同步存储器中的至少一个是先入先出(FIFO)存储器。

10.如权利要求1所述的带宽同步电路，其中，所述同步降低单元包括：

同步存储器，被配置为存储数据；

匹配值，被配置为存储至少一个匹配值；

匹配，被配置为确定存储在所述同步存储器中的数据是否与所述至少一个匹配值匹配；以及

第一触发器和第二触发器，被配置为响应于根据所述匹配生成的激活信号来锁存数据。

11.如权利要求1所述的带宽同步电路，其中，所述扩大器包括：

第一同步打包器和第二同步打包器，分别响应于所述第一时钟和所述第二时钟操作；以及

第一同步解包器和第二同步解包器，分别响应于所述第一和第二时钟操作，所述第一时钟和所述第二时钟具有不同的频率。

12.如权利要求11所述的带宽同步电路，其中，所述第一时钟的频率为400MHz，而所述第二时钟的频率为200MHz。

13.如权利要求11所述的带宽同步电路，其中，所述第一时钟由所述电路的处理器侧提供，而所述第二时钟由所述电路的总线侧提供。

14.如权利要求11所述的带宽同步电路，

其中，所述第一和第二同步打包器共享第一同步存储器和第二同步存储器，所述第一和第二同步存储器被配置为接收写地址信道、写数据信道和写响应信道中的至少一个；以及

其中，所述第一和第二同步解包器共享第三同步存储器和第四同步存储器，所述第三和第四同步存储器被配置为接收读地址信道和读数据信道中的至少一个。

15.如权利要求14所述的带宽同步电路，其中，所述第一同步存储器响应于来自同步打包控制器的控制存储所述写地址信道的地址。

16.如权利要求14所述的带宽同步电路，其中，所述第二同步存储器响应于来自同步打包控制器的控制存储所述写数据信道的数据。