[发明专利]多链路时钟恢复方法及装置无效

专利信息
申请号: 201010568948.9 申请日: 2010-12-01
公开(公告)号: CN102487301A 公开(公告)日: 2012-06-06
发明(设计)人: 张敏 申请(专利权)人: 中兴通讯股份有限公司
主分类号: H04J3/06 分类号: H04J3/06;H04L7/00
代理公司: 北京康信知识产权代理有限责任公司 11240 代理人: 余刚;吴孟秋
地址: 518057 广*** 国省代码: 广东;44
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摘要:
搜索关键词: 多链路 时钟 恢复 方法 装置
【说明书】:

技术领域

发明涉及通信领域,具体而言,涉及一种多链路时钟恢复方法及装置。

背景技术

在传统网络IP化的过程中,大量的公用交换电话网络(PublicSwitched Telephone Network,简称为PSTN)等时分复用(TimeDivision Multiplex,简称为TDM)业务遗留下来,需要统一接入和传送,TDM over IP的理念应运而生,它在分组交换网络上建立一条“隧道”,从而将已经封装成IP包的TDM数据通过包分组传送网络(Packet Transmission Network,简称为PTN)透传到对端,进而实现了TDM业务(如E1或T1)在包交换网络中的透明传送。

传统的固网以同步数字体系(Synchronous Digital Hierarchy,简称为SDH)为标准,要求保持时钟同步,而网络IP化后并没有对时钟同步提出具体的要求,因此当业务在IP网络中传送时,时钟信息会丢失,对端将包流还原成TDM业务如果使用的本地时钟和业务源时钟不同步,长期积累就必然会出现滑帧,这也就是所谓的时钟同步问题。

在众多解决方案中,自适应时钟以其独特优势——能够自动适应业务速率也占据了一席之地,在PTN设备中广泛使用。然而,设备的每一条链路都实施自适应恢复算法,需要消耗大量的锁相环和寄存器等硬件资源,这一开销在硬件资源不足的情况下尤为突出。

发明内容

本发明的主要目的在于提供一种多链路时钟恢复方法及装置,以至少解决上述问题之一。

根据本发明的一个方面,提供了一种应用于包分组传送网络的多链路时钟恢复方法,包括:划分时钟域,其中,每个时钟域中包括一个或多个链路;在每个时钟域的一个或多个链路中,选定一个主时钟链路;对选定的主时钟链路进行时钟恢复处理,并将恢复后的时钟作为选定的主时钟链路所属的时钟域中各个链路的发送时钟。

根据本发明的另一个方面,提供了一种应用于包分组传送网络的多链路时钟恢复装置,包括:时钟域划分模块,用于划分时钟域,其中,每个时钟域中包括一个或多个链路;主时钟链路选择模块,用于在每个时钟域的一个或多个链路中,选定一个主时钟链路;时钟恢复模块,用于述选定的主时钟链路进行时钟恢复处理,并将恢复后的时钟作为选定的主时钟链路所属的时钟域中各个链路的发送时钟。

通过本发明,把多个链路逻辑上划分为一个时钟域,在该时钟域内选定一条链路作为主时钟链路,该时钟域中的所有链路都以该主时钟链路的时钟频率来发送数据,解决了现有技术中硬件资源开销较大的问题,大大节约了FPGA时钟锁相环,寄存器等资源。

附图说明

此处所说明的附图用来提供对本发明的进一步理解,构成本申请的一部分,本发明的示意性实施例及其说明用于解释本发明,并不构成对本发明的不当限定。在附图中:

图1是根据本发明实施例的多链路时钟恢复方法的流程图;

图2是根据本发明优选实施例的多链路时钟恢复方法的流程图;

图3是根据本发明优选实施例的主时钟选择方法的流程图;

图4是根据本发明优选实施例的第一种主时钟切换方法的流程图;

图5是根据本发明实施例的多链路时钟恢复装置的结构框图;

图6是根据本发明优选实施例的多链路时钟恢复装置的结构框图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本发明。需要说明的是,在不冲突的情况下,本申请中的实施例及实施例中的特征可以相互组合。

图1是根据本发明实施例的多链路时钟恢复方法的流程图。如图1所示,根据本发明实施例的多链路时钟恢复方法包括:

步骤S102,划分时钟域,其中,每个时钟域中包括一个或多个链路。

步骤S104,在每个时钟域的一个或多个链路中,选定一个主时钟链路。

步骤S106,对选定的主时钟链路进行时钟恢复处理,并将恢复后的时钟作为该选定的主时钟链路所属的时钟域中各个链路的时钟。

通过上述方法,既能够满足用户的时钟需求,又能最大限度节约现场可编程门阵列(Field Programmable Gate Array,简称为FPGA)时钟处理单元。把多个链路逻辑上划分在同一个时钟域中,使该时钟域内的各链路都按照选定的主时钟频率来发送数据,保证了同一时钟域里每条链路时钟同步,且均为自适应恢复时钟。这种以时钟域为单位分配硬件单元的方法,大大节约了FPGA时钟锁相环,寄存器等资源。

优选地,如图3所示,步骤S104中,选定主时钟链路的方法可以包括以下之一:

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