[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体领域，更具体地，涉及绝缘体上硅(SOI)金属氧化物半导体场效应晶体管(MOSFET)结构及其制造方法。

背景技术

为了提高超大规模集成电路效率及降低制造成本，互补金属氧化物半导体晶体管栅距越来越小。但是，栅距减小导致短沟道效应，使器件性能降低。

SOI技术是指在一层绝缘层上的硅膜上制作器件和电路。由于埋氧层的存在，器件之间实现了完全的介质的隔离，因此SOI-CMOS集成电路从本质上避免了体硅CMOS的闩锁效应。另外，完全耗尽的SOI(Fully Depleted SOI)(FD-SOI)器件的短沟道效应较小，能自然形成浅结，泄露电流较小。因此，具有超薄体和双栅的全耗尽绝缘体上硅MOSFET吸引了广泛关注。为了调整阈值电压并抑制短沟道效应，通过在超薄SOIMOSFET器件中的超薄氧化物埋层(BOX)下形成接SOI层。但是，传统的方法增加了额外的接触和连线，导致器件占用面积增加。

有鉴于此，需要提供一种新颖的半导体结构及其制作方法，以调节阈值电压、缩减器件尺寸。

发明内容

本发明的目的在于提供一种半导体结构及其制造方法，以克服上述现有技术中的问题。

根据本发明的一方面，提供了一种半导体结构，包括，

SOI衬底，自上而下依次为SOI层、第一氧化物埋层、接SOI层、第二氧化物埋层和衬底；

浅沟槽隔离，嵌于所述SOI衬底中，位于所述第二氧化物埋层上；

栅极，位于所述SOI衬底上；

源漏区，位于所述栅极两侧；

背栅区，接SOI层低电阻化后形成的区域，至少包括接SOI层中位于源区或漏区下方和栅极下方的区域；

还包括源漏区接触。

优选地，接SOI层中位于漏区或源区下方的区域为隔离介质填充区，与所述背栅区相邻接。

优选地，还包括提升的源漏区，位于所述源漏区上。

根据本发明的另一方面，提供一种半导体结构制造方法，包括：

提供SOI衬底，自上而下依次包括SOI层、第一氧化物埋层、接SOI层、第二氧化物埋层、衬底；

制作隔离结构，嵌于所述SOI衬底中，位于所述第二氧化物埋层上；

将接SOI层低电阻化，形成背栅区；

在所述SOI衬底上形成栅极和位于所述栅极两侧的源漏区；

所述背栅区至少包括接SOI层中位于源区或漏区下方，和栅极下方的区域；

形成源漏区接触。

优选地，所述接SOI层低电阻化的步骤包括，进行n型或p型掺杂，掺杂浓度在10¹⁸～10²¹cm^-3范围内。

优选地，在所述接SOI层位于漏区或源区下方的区域形成隔离介质填充区，与所述背栅区相邻接。

优选地，形成所述隔离介质填充区的步骤包括：

在制作浅沟槽隔离之前，对接SOI层的部分区域进行n型重掺杂；

形成浅隔离沟槽，使所述n型重掺杂区一侧暴露；

去除所述n型重掺杂区域；

填充隔离介质。

优选地，形成n型重掺杂区域的步骤包括：进行As或P离子注入。

优选地，所述掺杂浓度大于10¹⁸cm^-3。

优选地，在所述源漏区之上形成提升源漏区。

该半导体结构采用共用接触，利用源区或漏区与背栅区间的电容耦合来调节阈值电压，制作工艺程序简单，能够提高集成度、降低生产成本。此外，非对称背栅结构设计能够进一步提高阈值电压调节效果，改善器件性能。同时，可根据器件设计需要通过改变背栅区掺杂类型来进一步改善阈值电压调节效果。

附图说明

图1所示为本发明半导体结构的制造方法实施例中SOI衬底的剖视图。

图2所示为本发明半导体结构的制造方法实施例中以光致抗蚀剂为掩模对接SOI层进行n型重掺杂的剖视图。

图3所示为本发明半导体结构的制造方法实施例中去除光致抗蚀剂并进行退火以激活杂质离子后的剖视图。

图4所示为本发明半导体结构的制造方法实施例中以常规方式形成浅沟槽隔离沟槽后的剖视图。

图5所示为本发明半导体结构的制造方法实施例中选择性刻蚀n型重掺杂接SOI层区并填充隔离介质后的剖视图。

图6所示为本发明半导体结构的制造方法实施例中形成背栅区后的剖视图。