[发明专利]时钟信号生成装置、电子装置以及PLL控制装置

说明书

技术领域

本发明涉及时钟信号生成装置、电子装置以及PLL控制装置。

背景技术

目前，为了削减成本或者为了抑制地球的温室化，希望设备机器的节电化的呼声日益强烈。作为实现节电化的技术，公知有这样的技术：适当地切换多个耗电模式来使设备机器工作。另外，耗电模式中例如有：以通常的时钟频率工作、耗电比较大的通常频率模式；和以低于通常的时钟频率频率工作、耗电比通常频率模式要小的低频模式。

作为这种技术，例如在专利文献1(日本特开2004-242217号公报)中，在根据多个耗电模式中的任一个来控制耗电的耗电控制装置中，公开了这样的耗电控制装置：具有时钟切换控制电路和PLL(Phase Locked Loop：相同步回路)，所述时钟功能切换控制电路以来自外部的信号输入或者预先设定的时刻(timing)为起点计测预定的经过时间，从经过了所述经过时间的时点起在预定时间内切换到别的耗电模式，所述PLL根据切换后的耗电模式来切换工作频率。

另外，在专利文献2(日本特开2000-278104号公报)和专利文献3(日本特开平08-23274号公报)中，公开了这样的技术：为了通过PLL(Phase LockedLoop)检测VCO(Voltage Controlled Oscillator：电压可控振荡器)生成的时钟信号的频率与目标频率是一致、高于目标频率还是低于目标频率，而对基准频率的脉冲数与VCO生成的时钟信号的脉冲数分别进行适当的计数。

但是，在专利文献1所述的耗电控制装置中，采用将PLL生成的时钟信号的频率(工作频率)一次性切换到目标频率的方式，因此，在工作频率的切换时，有时工作频率会急剧地变化。这样，在工作频率急剧变化的情况下，有时时钟信号的供给目的地(CPU(Central Processing Unite：中央处理单元))的工作变得不稳定(例如，用于监视PLL等的动作的软件变得不稳定，CPU等变得不稳定)。另一方面，在工作频率的变更时，为了响应处理的高速化的要求，希望在短时间内变更工作频率。这样的问题在上述技术中在采用PLL以外的结构的情况下也会产生。

另外，在专利文献2和专利文献3所公开的技术中，在目标频率发生了变更的情况下，必须在每当计数达到1000时控制对VCO的施加电压，为了使VCO生成的时钟信号的频率与目标频率一致(适当包括与考虑到了误差等的大致一致。对于本发明也是相同的)，需要耗费时间。例如，如果不使对VCO的施加电压进行1000个阶段的变化，则在时钟信号的频率与目标频率不一致时，存在这样的情况：到时钟信号的频率与目标频率一致为止，需要数十秒的时间。上述问题在上述技术中在采用了PLL、VCO以外的结构的情况下也会产生。

发明内容

本发明是鉴于上述问题而完成的发明，其第一目的在于提供一种能够在短时间内变更预定的时钟信号的频率并且防止或减轻时钟信号的频率变更时时钟信号的供给目的地的动作变得不稳定的情况的时钟信号生成装置、电子装置以及PL控制装置。

本发明的第二目的在于提供一种即使目标频率发生变化也能够在短时间内使生成的时钟信号的频率与目标频率一致的时钟信号生成装置、电子装置以及PLL控制装置。

为了解决上述课题，本发明的第一观点的时钟信号生成装置是被设有目标频率的时钟信号生成装置，其包括：

时钟信号生成单元，其被依次施加电压，并且依次生成具有与依次施加的所述电压相对应的频率的时钟信号；

第一控制单元，其对所述目标频率和所述时钟信号生成单元生成的所述时钟信号的频率进行比较，并根据比较结果来控制施加于所述时钟信号生成单元的所述电压，以使所述时钟信号生成单元新生成的所述时钟信号的频率达到所述目标频率；以及

第二控制单元，其在所述目标频率变更时，代替所述第一控制单元，在预先设定的期间内，以预先设定的间隔且以预先设定的变更值，依次变更施加于所述时钟信号生成单元的所述电压，使所述时钟信号生成单元新生成的所述时钟信号的频率接近所述目标频率。

另外，本发明的第二观点的电子装置，其包括：

所述的时钟信号生成装置；以及

处理装置，其使用所述时钟信号生成装置的所述时钟信号生成单元生成的所述第一时钟信号。

另外，本发明的第三观点的PLL控制装置对PLL进行控制，该PLL具有VCO，该VCO被依次施加电压，并依次输出与依次施加的电压相对应的频率的时钟信号，