[发明专利]一种基于快速通道技术的单周期片上路由器

说明书

技术领域

本发明涉及微处理器芯片内部通信节点，尤其指一种支持单周期报文转发的片上路由器。

背景技术

经过近三十年的发展，半导体工艺已经具备了单颗芯片集成几十亿只晶体管的能力，为高性能微处理器发展创造了源源不断的动力，但也给芯片设计带来了新的机遇与挑战。目前，针对如何利用众多晶体管资源，工业界普遍意识到“众核”处理器作为提高计算性能的最有效手段，将成为未来微处理器结构的主流发展趋势。在这种背景下，单颗芯片集成数百个处理器核，微处理器的性能瓶颈将转移到诸多处理器核之间的互连通信问题上。例如，1GHz主频下20毫米铜线的总线信号传输延迟将超过80个时钟周期，这将无疑成为未来“众核”处理器性能提升的关键瓶颈。

结合目前半导体工艺的发展现状，在微处理器芯片内部设计高效的互连结构来支持大量处理器核之间低延迟、高带宽的数据通信，已成为未来芯片设计研究领域中的关键性问题。W.J.Dally借鉴于网络领域的概念首先提出了一种适应于超深亚微米的片内通信解决方案——片上互连网络。片上互连网络由适配器、路由节点和传输链路三类基本构件组成，适配器连接处理器核与路由节点，路由节点负责网络报文的路由转发，传输链路连接相邻路由节点。片上互连网络的特点在于利用路由节点将众多处理器核连接成为一个通信实体，路由节点之间采用报文交换方式通信，这样不仅支持更高的通信带宽，更容易满足多个处理器核并行通信的迫切需求，而且还更方便于控制超深亚微米条件下的线延迟，有利于提高主频等。

片上互连网络虽然能够有效解决信号传输的长线延迟问题，但随着“众核”微处理器内处理器核数量的持续增加，报文传输经过更多中间节点所造成的传输延迟问题也将会重新突出。例如，Intel公司的80核微处理器“TeraScale”与Tilera公司的64核微处理器“Tile64”的片上互连网络分别配置了5级与4级流水线的片上路由器，较深的流水线让二者的平均传输延迟高达35与26个周期。其原因在于单个报文在传统路由器中需要串行执行路由计算、通道仲裁、传输仲裁等操作，耗时远超过了链路传输所耗时间，成为了制约片上互连网络性能提升的主要瓶颈。为此，研究并开发具有低延迟特征的片上路由器结构对于当前微处理器芯片设计具有非常重要的实用价值。

为了将网络报文在路由器处的转发时间降低到理想情况下的单个时钟周期，全世界的科研人员都进行了不懈的努力，发明了各种各样的新方法，这些方法可以归为四类：（1）猜测传输：报文到达后无需经过路由计算操作，直接根据历史信息对输出方向进行猜测后立即传输；（2）跳跃旁路：如果报文在相同方向多个连续节点上持续传输，可以采取旁路机制单周期跳跃通过中间节点，快速抵达目标节点；（3）提前仲裁：报文到达下游路由节点之前事先发送自己的目标地址，让下游路由节点可以提前进行传输仲裁及通道仲裁，等报文到达之后根据仲裁结果立刻输出；（4）静态配置：借助传输路径频率统计加速那些高频路径上的报文传输。

1.      ［猜测传输］

借鉴于宏观网络相关概念，研究人员相继设计出了基于猜测传输的片上路由器结构，例如：LLVCR (R.Mullins et al, 2004; R.Mullins et al, 2006)和PR (H. Matsutani, et. al, 2009)等，这类结构强调报文到达后不需要执行路由计算与仲裁操作，直接根据历史信息猜测输出方向后便立即传输。如果路由计算证明猜测成功，且传输仲裁结果表明无冲突产生，那么报文可以顺利流向下游节点；否则，作废上述传输操作，并遵循传统路由器的多周期流水线执行重传。实际上，PR (H. Matsutani, et. al, 2009)已经发现各种猜测算法难以适应于流量负载变化，最好的猜测效果只能达到约65%的命中率，一旦猜测失败，报文需要花费三个周期流过路由器，难以实现真正的单周期路由转发，并且还会产生大量的作废、重传功耗。

2.      ［跳跃旁路］