[发明专利]一种放置在划片槽内的改进型可寻址测试芯片及制作方法

权利要求书

1.一种放置在划片槽内的改进型可寻址测试芯片，包括周围地址译码电路、若干信号选择电路和若干测试单元，其特征在于：

所述的信号选择电路是用于控制测试信号进入测试结构的开关电路，其由与门、第一NMOS管和第二NMOS管构成，所述的第一NMOS管的一端与第二NMOS管的一端和信号选择电路的输出端相连，第一NMOS管的另端和第二NMOS管的另端分别与对应的传输测试信号的信号线相连，所述与门的输出端与第一NMOS管的栅极和第二NMOS管的栅极相连，与门的两个输入端分别与对应的行地址线和列地址线相连；

所述的测试单元由若干测试结构组成，所述的若干个测试结构沿纵向重叠摆放，每个测试结构与两个或多个信号选择电路相连，其个数由测试结构引脚个数决定。

2.根据权利要求1所述的放置在划片槽内的改进型可寻址测试芯片，其特征在于：所述的周围地址译码电路采用二级译码，包含预译码器和二级译码器。

3.根据权利要求1所述的放置在划片槽内的改进型可寻址测试芯片，其特征在于：所述的测试单元包含有若干伪终端，其设置在测试单元中每个测试结构的每个引脚与对应的信号选择电路输出端之间。

4.根据权利要求1所述的放置在划片槽内的改进型可寻址测试芯片，其特征在于：所述的测试芯片采用长条型的结构布局放置于划片槽内。

5.一种放置在划片槽内的改进型可寻址测试芯片的制作方法，包括如下步骤：

(1)根据芯片的测试目的，设计出与测试目的对应的测试结构版图；

(2)将测试结构沿纵向重叠摆放于测试单元中，将伪终端设置在测试结构的左右两边，最后对测试结构和伪终端进行布线，完成测试单元的设计；

(3)根据测试单元中的伪终端个数，确定信号选择电路的个数，并与伪终端一一对应并排紧密排列形成信号选择电路组，安置在测试单元的左右两边，与测试单元整合成单元结构；

(4)设计出与静态记忆体芯片译码电路相同的地址译码电路；

(5)对测试芯片进行整合，将单元结构与译码电路排列成单排的长条形结构，并完成对每个信号选择电路与对应的行列地址线和信号线的连线；

(6)对测试芯片进行测量。

6.根据权利要求5所述的放置在划片槽内的改进型可寻址测试芯片的制作方法，其特征在于：所述的测试单元中相邻的两个测试结构共用一个信号选择电路。

7.根据权利要求5所述的放置在划片槽内的改进型可寻址测试芯片的制作方法，其特征在于：所述的测试结构与伪终端采用穿越式和单排式的布线方式进行连线。

8.根据权利要求5所述的放置在划片槽内的改进型可寻址测试芯片的制作方法，其特征在于：所述的信号选择电路和伪终端的布局采用双排结构，若干个信号选择电路紧密排列形成双排信号选择电路组。