[发明专利]一种测试覆盖率的评估方法

说明书

技术领域

本发明涉及一种测试覆盖率的评估方法，属于集成电路板级生产测试领域。

背景技术

随着集成电路的发展进入超大规模集成电路时代，电路板的高度复杂性以及多层印制板、表面封装(SMT)、球栅阵列(BGA)、圆片规模集成(WSI) 和多芯片模块(MCM)技术在电路系统中的运用，使得电路节点的物理可访问性正逐步削弱以至于消失，电路和系统的可测试性急剧下降。由于电路板的集成度越来越大，可供测试的结点间距越来越小，有的甚至完全成为隐性结点，在这种情况下，如果只采用探针、针床等传统测试设备进行器件故障测试就存在很多弊端，甚至无法进行有效测试。首先是器件引脚间距越来越小，探针伸上去比较困难，如果一定要将探针伸上去还有可能损伤器件本身；其次有的器件引脚已经成为隐性结点，根本就无法使用探针，比如BGA封装的芯片和MCM器件等。这不但使测试成本在电路和系统总开销中所占的比例不断上升，测试周期加长，而且仍然有很多不可测的情况存在，因此，常规测试方法正面临着日趋严重的测试困难。 

针对这种情况，电子测试的研究方向也从接触式测试、测试针床、测试分析仪器等传统测试方法发展到了研究在电子系统甚至芯片设计时就考虑系统测试问题的新兴设计方法－DFT，通过它来解决现代系统的测试问题。作为可测性设计的结构化设计方法，主要有以下几种：扫描通路法、级敏扫描化、随机存取扫描化、扫描置入化、自测试与内建自测试、边界扫描BS(Boundary Scan)等。 

边界扫描BS(Boundary Scan)概念的提出，是为了解决超大规模集成VLSI 的测试问题。1985年，由Philips、Siemens等公司成立的JETAG(Joint European Test Action Group)提出了边界扫描技术，它通过存在于器件输入输出管脚与内核电路之间的边界扫描单元BSC对器件及其外围电路进行测试，从而提高了器件的可控性和可观察性，解决了现代电子技术发展带来的上述测试问题，可以较方便地完成由现代器件组装的电路板的测试。

带边界扫描结构的芯片和不带边界扫描结构的芯片相比较，主要是多了5个测试存取通道TAP(Test Access Port)引脚：测试时钟输入TCK(Test ClocK input)、测试数据输入TDI(Test Data Input)、测试数据输出TDO(Test Data Output)、测试模式输入TMS(Test Mode Select input) 和测试重置TRST(Test Reset)，同时多了一个测试存取通道TAP(Test Access Port)控制器、一个指令寄存器和一组数据寄存器，数据寄存器又包括边界扫描单元寄存器、旁路(BYPASS)寄存器，还可能包括器件代码(IDCODE) 寄存器、用户代码(USERCODE)寄存器或其余用户自定义寄存器。测试模式输入TMS用来加载控制信息。边界扫描BS还定义了TAP控制器支持的几种测试模式，主要有外测试(EXTEST)、运行测试(RUNTEST)及内测试(INTEST)；使用时，将多个扫描器件的扫描链通过它们的TAP控制器连在一起形成一个连续的边界寄存器链，在测试数据输入TDI加载测试信号就可以控制和测试所有相连的管脚。这样的虚拟引脚代替了ICT夹具对器件每个管脚的物理接触，极大地方便了对电路板的测试。

目前业界的边界扫描测试技术一般是以电路网表中的网线为单位，进行激励和测试的。虽然这种方法简单有效， 但是只能得到网线级别的测试覆盖率，而无法得到更加深层次的引脚级别的测试覆盖率， 并不利于测试人员进行更深层次的诊断测试。

因此，有必要对现有的测试覆盖率的评估方法进行改良。

发明内容

本发明所要解决的技术问题在于提供一种新型的测试覆盖率的评估方法，其能够得到待测器件更加深层次的引脚的覆盖率。

为解决上述技术问题，本发明采用如下技术方案：一种测试覆盖率的评估方法，其包括如下步骤：

S1，提供待测电路板，所述电路板上安装有待测器件及对应于待测器件的若干网线，所述待测器件设有与网线相连的引脚；

S2，利用边界扫描仪对与待测器件相连的网线进行测试，得到网线覆盖率；

S3，对网线覆盖率进行计算，以得到待测器件的引脚的覆盖率。

作为本发明的进一步改进，步骤S1中，当所述待测器件为非边界扫描器件时，步骤S2使用边界扫描仪对非边界扫描器件进行单次读写操作，步骤S3中，引脚的覆盖率与网线覆盖率相同。