[发明专利]信息处理器

说明书

技术领域

本发明涉及一种信息处理器，具体地说是一种基于FPGA的信息处理器。

背景技术

随着航天技术的发展，新型航天飞行器不断涌现，对控制系统的重量和体积提出了更高的要求，要求控制信息处理器的通讯越稳定越好，速度越快越好，体积越小越好，信息处理器是航天飞行器信息处理系统的关键设备，是指挥控制解算中心，现有的信息处理器大都是由专用控制器加与之匹配的接口器件来实现，其存在的缺陷为：①由于信息处理器的功能较多，需用较多的专用器件来实现，使得电路复杂，使用元器件多，电路板面积大，从而使产品的体积变大，产品的成本也相应增加；②信息处理器中的通信接口控制器、逻辑译码控制器、存储器等关键器件需选用专用器件来实现，目前却缺乏相应的性能优良的国产芯片，大部分的器件由国外公司生产，需要进口购买，这就使信息处理器的生产受到了制约；③信息处理器的外围电路完全由硬件电路实现，不利于产品的维护和升级。

发明内容

为解决上述技术问题，本发明的目的在于提供一种信息处理器，利用FPGA来构建信息处理器中的并行接口控制器、串行接口控制器、逻辑译码控制器和存储器等专用器件，提高了信息处理器的性能、工作可靠性和使用维护性，减小了信息处理器的体积，降低了成本。

本发明通过如下技术方案予以实现。

一种信息处理器，包括DSP数字信号处理器，以及由FPGA实现的并行接口控制器、串行接口控制器、逻辑译码控制器和FIFO存储器。信息处理器以数字信号处理器为计算控制中心，由并行接口控制器和串行接口控制器在DSP控制下实时对外围设备进行信息交换，逻辑译码控制器实现处理器外围接口器件的存储分配，FIFO存储器用于缓存并行接口或串行接口信息交换的数据。

与现有技术相比，本发明达到的有益效果为(1)用FPGA来构建信息处理器中的并行接口控制器、串行接口控制器、逻辑译码控制器和FIFO存储器，替代了专用器件，能减小电路面积，能降低成本；(2)本发明将多种功能的电路综合到一个集成电路中，显著地减少了部件数量和体积，降低了功耗，缩小了电路的空间；(3)本发明采用单一FPGA内容纳多个通道接口，使信息处理器的生产成本大大降低，寿命大大延长；(4)由于本发明支持对现场硬件的重新编程，核心的实施显著降低了设计风险，如果系统需求发生变化，或者要修复一个错误时，基于FPGA的设计可以在软件的控制下进行升级，这种灵活性还可以在硬件构造完成后，在硬件和软件间重新区分功能；(5)本发明利用FPGA的IP核可以显著地降低废弃的风险，对电路实施FPGA后，设计可移植到最新的FPGA中，一般都无须改变其功能，减少了对流程软件的修改次数。

附图说明

图1是本发明的功能方框图；

图2是本发明中并行接口控制器结构图；

图3是本发明中并行接口控制器执行的处理流程图；

图4是本发明中串行接口控制器结构图；

图5是本发明中串行接口控制器执行的发送数据流程图；

图6是本发明中串行接口控制器执行的接收数据流程图。

具体实施方式

以下通过实施例形式，对本发明的内容作进一步详细说明，但不应就此理解为本发明所述主题的范围仅限于以下的实施例，在不脱离本发明上述技术思想情况下，凡根据本领域普通技术知识和惯用手段做出的各种修改、替换和变更，均包括在本发明的范围内。

图1是本发明的功能方框图，本发明所述的信息处理器包括DSP数字信号处理器，以及由FPGA实现的并行接口控制器、串行接口控制器、逻辑译码控制器和FIFO存储器。信息处理器以数字信号处理器为计算控制中心，数字信号处理器为TMS320VC33，由并行接口控制器和串行接口控制器在DSP控制下实时对外围设备进行信息交换，逻辑译码控制器实现处理器外围接口器件的存储分配，FIFO存储器用于缓存并行接口或串行接口信息交换的数据。

图2是本发明中并行接口控制器结构图，外围设备的并行口数据线GD0至GD7、写信号线GWE、复位信号线GRESET、中断信号线GINT经光电隔离后，分别与FPGA的IO口相连接，微处理器TMS320VC33的数据线D0至D7、读写信号线R/W、外部仿问信号线/STRB、中断响应信号线INT0、地址线A0至A6、A17、A18、A19分别与FPGA的IO口相连接，晶振G1产生的40MHz的时钟分别与微处理器TMS320VC33的CLK引脚和FPGA的一个IO口相连接。