[发明专利]带栅极的MIS及MIM器件

说明书

技术领域

本发明属于半导体器件技术领域，具体涉及一种带栅极的MIS及MIM器件。

背景技术

近年来，以硅集成电路为核心的微电子技术得到了迅速的发展，集成电路芯片的发展基本上遵循摩尔定律，即半导体芯片的集成度以每18个月翻一番的速度增长。可是随着半导体芯片集成度的不断增加，MOS晶体管的沟道长度也在不断的缩短，当MOS晶体管的沟道长度变得非常短时，短沟道效应会使半导体芯片性能劣化，甚至无法正常工作。如今的集成电路器件技术已经处于50纳米左右，MOS管源极和漏极间的漏电流随沟道长度的缩小迅速上升。在30纳米以下，有必要使用新的器件以获得较小的漏电流，降低芯片功耗。

金属-绝缘体-半导体（MIS）或者金属-绝缘体-金属（MIM）的三层堆栈结构如图1所示，其中，所示103为金属层，所示102为绝缘体层，所示101为金属层或者为半导体层。对于厚度大于4纳米的绝缘体层，MIS或者MIM结构中的漏电流主要是由Fowler-Nordheim(FN)隧穿引起。对于厚度小于4纳米的绝缘体层，其漏电流主要是由直接隧穿引起。现在通常以高介电常数（高k）的材料来制备绝缘体层，而一般高k材料制备的绝缘体层的厚度要大于4纳米，因此其漏电流主要由FN 隧穿决定。从本质上说，直接隧穿电流和FN隧穿电流的起源是相同的，都是由能量低于势垒高度的载流子隧穿过势垒，到达势垒的另一边，他们之间的差别主要是在隧穿发生时施加在绝缘体层上的压降不同，只有在绝缘体层上施加较高的压降时MIS和MIM结构才会产生FN隧穿电流。基于MIS和MIM结构的MIS及MIM器件因为中间有绝缘体层所以可以达到很低的漏电流，减小了芯片功耗。

发明内容

本发明的目的在于提出一种新的基于MIS及MIM结构的MIS及MIM器件，以达到很低的漏电流，降低芯片功耗。

为达到本发明的上述目的，本发明提出了一种带栅极的MIS及MIM器件，具体包括：

一个半导体衬底；

位于所述半导体衬底上的源极；

位于所述半导体衬底上的漏极；

位于所述源极与所述漏极之间的第一绝缘层；

所述的源极、漏极与所述的绝缘层构成一个MIM或者MIS结构；

其特征在于，还包括：

位于所述半导体衬底上所述MIM或者MIS结构一侧的栅极；

位于所述MIM或者MIS结构与所述栅极之间的第二绝缘层。

其中，当源极采用金属、合金材料时，与所述漏极、第一绝缘层构成MIM（金属-绝缘体-金属）结构。而当源极采用半导体材料时，可以与所述漏极、第一绝缘层构成MIS（金属-绝缘体-半导体）结构。

本发明中，所述的漏极、栅极由金属、合金或者掺杂的多晶硅形成。所述的第一、第二绝缘层由氧化物、氮化物、氮氧化物或者其它高介电常数的绝缘材料形成，例如：Ta₂O₅、Pr₂O₃、HfO₂、Al₂O₃、ZrO₂等；其中所述第一绝缘层的厚度范围为3-15纳米。

本发明通过在MIM或者MIS器件的侧壁上施加栅极电压来调控电场，以此调节MIM或者MIS结构中的FN隧穿电流，进而控制器件的关断与开启。

本发明所提出的带栅极的MIM及MIS器件的沟道可以做的非常短，而且能够达到很低的漏电流，减小了芯片功耗，非常适用于集成电路的后端工艺及各种芯片的制造。

附图说明

图1为一种MIS或者MIM结构的三层堆栈结构。

图2为本发明提出的一种带栅极的MIS或MIM器件的实施例的截面图。

图3为图2所示结构的MIS器件未施加电压时的能带图。

图4为图2所示结构的MIS器件处于关断状态时的能带图。

图5为图2所示结构的MIS器件处于开启状态时的能带图。

图6为图2所示结构的MIS器件处于开启状态时的电场相叠加的示意图。

具体实施方式