[发明专利]接口延时保护方法、协处理器及数据处理系统

说明书

技术领域

本发明涉及计算机的数据处理技术领域，更具体地说，涉及一种接口延时保护方法、协处理器及一种数据处理系统。

背景技术

计算机中用于数据处理的构件主要为处理器，如各种CPU(Central Processing Unit，中央处理器)、NP(Network Processor，网络处理器)等，但是，在某些情况下，处理器并不适合完成所有的功能，对于一些不适合处理器实现的功能，就需要外接协处理器来实现。处理器用于完成整个系统的主要处理工作，处理器接收网络接口的报文并进行处理，将处理内容缓存至内存，当出现某些处理器不能单独完成的信息处理的情况时，由协处理器协助处理器对相应信息进行处理。处理器通过某种接口与协处理器连接，通过该接口，处理器可以把需要协处理器处理的数据发送给协处理器处理，同理，协处理器完成相应的数据处理后，再通过该接口将处理结果返回给处理器。

通常情况下，使用处理器上的QDR(Quard Date Rate，四倍数据倍率接口)、LA-1(Look Aside Interface，LA协处理接口)或NSE(Network Search Engines，网络查找引擎接口)等接口连接协处理器，这类接口的共同点是对于一次访问操作有最大延时要求，即规定了从处理器向协处理器发出访问请求，到协处理器返回结果的时间(以下简称总协处理延时)不能超过该最大延时，如果超过该最大时间后，处理器还没有收到协处理器的处理结果，处理器就会发生异常，进而导致整个系统的不可靠，因此，必须避免这种情况的发生。

现有技术中为了使协处理器的总协处理延时不超过处理器接口的最大延时，在设计协处理器时，将协处理时间设计的尽量小，以使得协处理的时间不会超过接口的要求。但是，这种方法并不能适用于所有情况，由于系统设计方案的问题，或者突发情况，处理器发出请求的速度可能会超过协处理器的处理性能时，这时协处理器的处理时间很可能超时。从而导致处理器不能在接口允许的延时范围内接收到处理结果，使得处理器和系统的稳定性没有保证。

发明内容

有鉴于此，本发明提供一种接口延时保护方法，解决现有技术中的问题，使得处理器能够在接口允许的延时范围内，接收到协处理器的处理结果，保证了处理器和系统的稳定。

本发明还提供了一种协处理器，可以在接口允许的延时范围内，将处理结果返回给处理器，以保证处理器和系统的稳定。

为实现上述目的，本发明提供了如下技术方案：

一种接口延时保护方法，包括：

协处理器接收处理器的操作指令；

记录接收所述操作指令的时间；

将所述操作指令写入指令缓存先入先出队列FIFO中；

读取所述指令缓存FIFO中的操作指令并进行协处理，将处理结果发送给结果FIFO；

当协处理时间未达到最大处理延时且所述结果FIFO中有处理结果时，返回所述处理结果给所述CPU；

当协处理时间达到最大处理延时且所述结果FIFO中没有处理结果时，返回指示协处理超时的处理结果给所述CPU。

一种协处理器，包括：

接收单元，用于接收处理器发送的操作指令；

计时单元，用于记录接收所述操作指令的时间；

指令缓存FIFO，用于缓存所述操作指令，并将所述操作指令提供给内部处理单元；

内部处理单元，用于读取指令缓存FIFO中的操作指令，对所述操作指令进行协处理，并发送处理结果；

结果FIFO，用于接收并存储内部处理单元对所述操作指令的处理结果；

判断单元，用于将当前时间与记录的最早接收所述操作指令的时间相比较，判断协处理时间是否到达接口的最大延时时间；

第一发送单元，用于当协处理时间未达到最大处理延时且所述结果FIFO中有处理结果时，返回所述处理结果给所述CPU；

第二发送单元，用于当协处理时间达到最大处理延时且所述结果FIFO中没有处理结果时，返回指示协处理超时的处理结果给所述CPU。

一种数据处理系统，包括处理器、内存以及协处理器，所述协处理器，用于接收所述处理器的操作指令，记录接收所述操作指令的时间，并将所述操作指令写入指令缓存FIFO中，读取所述指令缓存FIFO中的操作指令并进行协处理，将处理结果发送给结果FIFO，当协处理时间达到最大处理延时且所述结果FIFO中没有处理结果时，返回指示协处理超时的处理结果，当协处理时间未达到最大处理延时且所述结果FIFO中有处理结果时，返回所述处理结果；

所述内存，用于缓存所述处理器的处理数据。