[发明专利]半导体器件及其制造方法

说明书

技术领域

本公开涉及半导体器件及其制造方法，更具体地，涉及垂直型非易失存储器件(vertical type nonvolatile memory device)及其制造方法。

背景技术

为了满足消费者对优异性能和低廉价格的需要，要求提高半导体器件的集成度。在半导体存储器的情况下，由于集成度是确定产品价格的重要因素，所以提高集成度尤其重要。在典型的二维或平面半导体存储器的情况下，由于器件的集成度主要由单位存储单元占据的电路面积决定，所以集成度受到形成精细图案的能力很大影响。然而，由于需要极其昂贵的半导体设备来进一步提升图案精细度，所以二维半导体存储器的进一步集成是不实用的。

已经提出了三维半导体存储器作为替代者来解决与二维器件相关的限制。然而，为了实现三维半导体存储器的批量生产，需要能降低每位的制造成本又能实现可靠的产品特性的工艺技术。

发明内容

在一方面，一种半导体器件包括：在水平方向上延伸的半导体材料的基板；在所述基板上的多个层间电介质层；多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间；半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过所述多个层间电介质层与所述多个栅图案，该垂直沟道具有外侧壁，该外侧壁具有多个沟道凹陷，每个沟道凹陷对应于所述多个栅图案中的一栅图案，所述垂直沟道具有内侧壁；以及信息存储层，在每个栅图案与所述垂直沟道之间在所述凹陷中，使所述栅图案与所述垂直沟道绝缘。

在一实施方式中，所述垂直沟道具有杯形且该器件还包括填充所述垂直沟道中的垂直腔的垂直沟道绝缘体。

在另一实施方式中，所述垂直沟道包括彼此间隔开的第一和第二相对板，该器件还包括在该第一和第二相对板之间的垂直沟道绝缘体。

在另一实施方式中，该器件还包括位于所述多个栅图案中的最下面的栅图案与所述基板之间的蚀刻停止层。

在另一实施方式中，该多个栅图案中的最下面的栅图案位于所述基板的顶表面中的基板凹陷中。

在另一实施方式中，每个沟道凹陷具有圆化凹入表面，该圆化凹入表面对着具有配合的圆化凸起表面的对应一个栅图案，每个栅图案的圆化凸起表面位于对应沟道凹陷的圆化凹入表面中。

在另一实施方式中，位于所述沟道凹陷中的栅图案的配合的圆化凸起表面在所述垂直方向上的宽度大于位于所述栅图案的所述相邻下层间电介质层与所述相邻上层间电介质层之间的所述栅图案的体部分的厚度。

在另一实施方式中，位于所述沟道凹陷中的栅图案的配合的圆化凸起表面在所述垂直方向上的宽度小于位于所述栅图案的所述相邻下层间电介质层与所述相邻上层间电介质层之间的所述栅图案的体部分的厚度。

在另一实施方式中，所述垂直沟道的在所述水平方向上与所述沟道凹陷相邻的第一部分的外侧壁与内侧壁之间的第一距离小于所述垂直沟道的在所述水平方向上与所述层间电介质层相邻的第二部分的外侧壁与内侧壁之间的第二距离。

在另一实施方式中，所述信息存储层还沿水平方向在所述栅图案与所述相邻的上层间电介质层之间延伸，并且在所述水平方向上在所述栅图案与所述相邻的下层间电介质层之间延伸。

在另一实施方式中，所述多个栅图案中的最上面的栅图案包含上选择晶体管的上选择栅；所述多个栅图案中的最下面的栅图案包含下选择晶体管的下选择栅；所述多个栅图案中在所述上选择栅与所述下选择栅之间的剩余栅图案包含所述半导体器件的公共串的存储单元晶体管的控制栅；沿所述半导体器件的第一水平方向布置的共用所述半导体器件的同一层的存储单元晶体管的控制栅被连接从而提供所述半导体器件的字线；所述半导体器件的公共串的存储单元晶体管通过所述垂直沟道串联耦接在一起；沿所述半导体器件的第二水平方向布置的多个垂直沟道的上部分被连接以提供所述半导体器件的位线；以及所述半导体器件包括半导体存储器。

在另一实施方式中，所述内侧壁在所述垂直方向上线形延伸。

在另一方面，一种半导体器件包括：在水平方向上延伸的半导体材料的基板；在所述基板上的多个层间电介质层；多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间；半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过所述多个层间电介质层和所述多个栅图案，所述垂直沟道具有外侧壁，该外侧壁具有多个沟道凹陷，每个沟道凹陷对应于所述多个栅图案中的一栅图案，所述多个栅图案中的最下面的栅图案位于所述基板的顶表面中的基板凹陷中；以及信息存储层，在每个栅图案与所述垂直沟道之间在所述沟道凹陷中，使所述栅图案与所述垂直沟道绝缘。