[发明专利]基于FPGA的高速低延迟浮点累加器及其实现方法

权利要求书

1.一种基于FPGA的高速低延迟浮点累加器，其特征在于，包括：

一个浮点加法器单元，用于对输入的浮点数进行加法操作，所述的浮点数包括原始数据和各级浮点累加运算的中间结果数据；以及用于对输入的浮点数的标志位进行与相应的浮点数的加法操作同步的延迟；

N个中间结果缓冲器单元，分别与各级浮点累加运算对应，用于缓存各级浮点累加运算的中间结果；

输入控制单元，用于接收原始数据和各级浮点累加运算的中间结果数据，并对不同来源的数据设立不同的优先级，按照优先级高低将相同优先级的成对数据输入到浮点加法器单元进行加法操作，同时给每对输入到浮点加法器单元的数据设立标志位，标示对于当前数据对进行加法操作所属的浮点累加运算级数；其中，对不同来源的数据设立不同的优先级，为：将原始数据设为最高优先级，对于各级浮点累加运算的中间结果数据，其对应的浮点累加运算级数越高，其优先级越高；

输出控制单元，用于根据所述的浮点加法器单元同步延迟输出的标志位，确定浮点加法器单元当前输出的数据所属的浮点累加运算级数，判断所述的浮点加法器单元输出的当前加法操作的计算结果是中间结果还是最终结果，将中间结果存入相应浮点累加运算级数的中间结果缓冲器单元；将最终结果输出。

2.如权利要求1所述的基于FPGA的高速低延迟浮点累加器，其特征在于，所述的浮点加法器单元使用FPGA内部逻辑资源或可配置的DSP模块实现。

3.如权利要求1或2所述的基于FPGA的高速低延迟浮点累加器，其特征在于，所述的浮点加法器单元采用多级流水线的方式实现。

4.如权利要求1所述的基于FPGA的高速低延迟浮点累加器，其特征在于，所述的中间结果缓冲器单元利用FPGA内部fifo实现。

5.如权利要求1或4所述的基于FPGA的高速低延迟浮点累加器，其特征在于，所述的中间结果缓冲器单元的大小和类型由各级浮点累加运算得到的中间结果数据量确定。

6.一种基于FPGA的高速低延迟浮点累加的实现方法，其特征在于，包括：

(1)原始浮点数据输入步骤：每个时钟周期从前级计算或处理模块输入一个原始浮点数据到浮点加法器单元，所述原始浮点数据以M＝2^N+1个数据为一组被累加，各组原始浮点数据被连续输入；N为累加级数；

(2)输入控制步骤：输入控制单元接收原始浮点数据和各级浮点累加运算的中间结果浮点数据，并对不同来源的浮点数据设立不同的优先级，按照优先级高低将相同优先级的成对浮点数据输入到浮点加法器单元进行加法操作，同时给每对输入到浮点加法器单元的浮点数据设立标志位，标示对于当前浮点数据对进行加法操作所属的浮点累加运算级数；其中，对不同来源的浮点数据设立不同的优先级，为：将原始浮点数据设为最高优先级，对于各级浮点累加运算的中间结果浮点数据，其对应的浮点累加运算级数越高，其优先级越高；

(3)浮点累加运算步骤，浮点加法器单元对每个时钟周期输入的成对浮点数据进行加法计算，同时也对输入控制单元设立的与该对浮点数据对应的标志位进行同步延迟；

(4)输出控制步骤，根据所述的浮点加法器单元同步延迟输出的标志位，输出控制单元确定浮点加法器单元输出的当前加法操作的计算结果所属的浮点累加运算级数，从而判断所述的浮点加法器单元输出的当前加法操作的计算结果是中间结果还是最终结果，将中间结果存入相应浮点累加运算级数的中间结果缓冲器单元；将最终结果输出。

7.如权利要求6所述的实现方法，其特征在于，所述的浮点加法器单元使用FPGA内部逻辑资源或可配置的DSP模块实现。

8.如权利要求6或7所述的实现方法，其特征在于，所述的浮点加法器单元采用多级流水线的方式实现。

9.如权利要求6所述的实现方法，其特征在于，所述的中间结果缓冲器单元利用FPGA内部fifo实现。

10.如权利要求6或9所述的实现方法，其特征在于，所述的中间结果缓冲器单元的大小和类型由各级浮点累加运算得到的中间结果数据量确定。