[发明专利]一种基于五元组的包分类逻辑代码验证方法

说明书

技术领域

本发明涉及集成电路验证领域，具体涉及一种基于五元组的包分类逻辑代码验证方法。

背景技术

由于现代FPGA器件的复杂度不断提高，FPGA设计也需要与之前ASSP和ASIC同样的全面功能验证。对于FPGA设计来说，在进行实际硬件调试前保证设计正确性对于项目成功仍然至关重要。在实际硬件调试前尽早发现并排除设计错误将会加快整个设计流程，提高准时发布产品的可能性，节约成本，并避免或减轻不必要的挫折感。

现在一般通用的逻辑测试手段是利用verilog语言，不能使用面向对象的思想进行编程，导致testbench编写不灵活。本测试平台利用systemVerilog语言的类C语法特性，灵活方便的编写测试平台，缩短测试周期同时使测试更全面。本测试增加自动比较机制，不只通过看波形得到bug，使测试更准备，更完备。

发明内容

本发明提供了一种基于五元组的包分类逻辑代码验证方法。

一种基于五元组的包分类逻辑代码验证方法，建立逻辑验证平台，激励产生器，包分类规则产生器，包分类实现，以及自动比较器。

验证步骤如下：

A、激励器连续产生带约束的随机的基于TCP连接的网络包结构，包括各种异常连接情况，驱动逻辑工作；

B、规则存储在片外SRAM中，存取位宽为72bits，根据软硬件接口协商的规则结构构造规则，生成COE文件，由SRAM仿真模型直接调用；

C、测试代码中实现包分类模块，实现方法与逻辑代码完全相同，该模块根据上述两步中的激励和规则工作，产生输出并进行保存，该输出即为期望被测设计的输出；

D、被测设计接收激励开始工作，从SRAM中读取规则，并根据规则产生相应处理动作，包括产生封堵包、日志包、上传，testbench通过PCIE仿真模型接收各种输出并分门别类进行保存；

E、上述步骤C和D分别产生了期望被测设计输出和实际被测设计输出。本步骤根据保存的结构进行自动比较，规则两者存在差异，屏幕打印差异原因，配合questasim仿真软件找到逻辑产生bug原因，修正后进行重新测试。

本发明在板级测试之前，通过全面的逻辑功能验证，纠正潜在bug，提高设计质量，缩短项目开发时间。

附图说明

图1是本发明结构图

具体实施方式

本技术方案建立逻辑验证平台，激励产生器，包分类规则产生器，包分类实现，以及自动比较器。根据测例进行验证，发现并修改bug，使逻辑功能正确。

实现方法如下：

(1)产生激励

激励器连续产生带约束的随机的基于TCP连接的网络包结构，包括各种异常连接情况，驱动逻辑工作。

(2)生成规则

规则存储在片外SRAM中，存取位宽为72bits，根据软硬件接口协商的规则结构构造规则，生成COE文件，由SRAM仿真模型直接调用。

(3)测试代码产生期望输出

测试代码中实现包分类模块，实现方法与逻辑代码完全相同。该模块根据上述两步中的激励和规则工作，产生输出并进行保存，该输出即为期望被测设计的输出。

(4)被测设计(DUT)产生输出

被测设计接收激励开始工作，从SRAM中读取规则，并根据规则产生相应处理动作(包括产生封堵包、日志包、上传等)，testbench通过PCIE仿真模型接收各种输出并分门别类进行保存。

(5)自动比较

上述步骤(3)和(4)分别产生了期望被测设计输出和实际被测设计输出。本步骤根据保存的结构进行自动比较，规则两者存在差异，屏幕打印差异原因，配合questasim仿真软件找到逻辑产生bug原因，修正后进行重新测试。

按照上述步骤对各种测例进行测试，找出并记录bug，直到所有测试用例通过再进行板级测试。