[发明专利]一种多核处理器片内数据总线

说明书

技术领域

本发明涉及一种多核处理器芯片内的总线网络结构，特别是各内核之间数据通讯总线的设计结构。

背景技术

随着微电子技术逐步迈入纳米层次，随之而来的问题是处理器内部的铜线线宽太过纤细，以至于线与线之间电子相互吸引产生电子跃迁；更细的线宽意味着故障率显著提高；芯片的功耗已经严重影响到了处理器的性能。作为人类已能掌握的微观极限，今后已经很难再利用更细的线宽、更微小的电路来实现处理器的性能提升，也即紧紧依靠电子技术的进步已经无法继续支撑处理器性能的持续改进。

因此，依靠体系结构的改进已经成为未来处理器性能改进的核心。其中，多核处理器被公认为主流方向。多核处理器又称为单芯片多处理器，通过在单一芯片内部集成多个微内核来提高处理器的性能。与以往的以设计精巧、结构复杂的传统处理器相比，多核处理器利用现成的结构相对简单、性能可靠的处理器内核为核心，不仅可以降低芯片级验证的难度，而且可以极大地提高处理器的性能、降低功耗。

如表1所示，为对现有多核处理器的归纳。

  项目或芯片  结构  数据带宽  计算模型  路由分类  PADDI  交叉条  16  VLIW  静态  PADDI-2  交叉条  16  VLIW  静态  DP-FPGA  2维格栅  1&4  SIMD  静态  KressArray  2维格栅  32  SIMD  静态  RaPID  1维阵列  16  SIMD  静态 REMARC  2维格栅  16  SIMD  静态 XPP64A1  2维格栅  24  SIMD  静态 GarP  2维格栅  2  SIMD  静态 Pleiades  2维格栅  16  SIMD  动态 RAW  2维格栅  32  MIMD  动态