[发明专利]提升错误更正能力的方法、记忆装置及其控制器

说明书

技术领域

本发明涉及关于闪存(Flash Memory)控制芯片的错误更正，更具体地说，涉及一种不需要增加错误更正码引擎(Error Correction Code Engine，ECC Engine)的一基础错误更正位数就能提升一记忆装置的控制器的错误更正能力的方法以及相关的记忆装置及其控制器。

背景技术

近年来由于闪存的技术不断地发展，各种可携式记忆装置(例如：符合SD/MMC、CF、MS、XD标准的记忆卡)或具备闪存的固态硬盘(Solid State Drive，SSD)被广泛地实施在诸多应用中。因此，这些可携式记忆装置中的闪存的访问控制遂成为相当热门的议题。

以常用的NAND型闪存而言，其主要可区分为单阶细胞(Single LevelCell，SLC)与多阶细胞(Multiple Level Cell，MLC)两大类的闪存。单阶细胞闪存中的每个被当作记忆单元的晶体管只有两种电荷值，分别用来表示逻辑值0与逻辑值1。另外，多阶细胞闪存中的每个被当作记忆单元的晶体管的储存能力则被充分利用，采用较高的电压来驱动，以透过不同级别的电压在一个晶体管中记录两组(或以上)位信息(例如：00、01、11、10)；理论上，多阶细胞闪存的记录密度可以达到单阶细胞闪存的记录密度的两倍，这对于曾经在发展过程中遇到瓶颈的NAND型闪存的相关产业而言，是非常好的消息。

相较于单阶细胞闪存，由于多阶细胞闪存的价格较便宜，并且在有限的空间里可提供较大的容量，故多阶细胞闪存很快地成为市面上的可携式记忆装置竞相采用的主流。然而，多阶细胞闪存的不稳定性所导致的问题也一一浮现。针对这诸多问题，虽然相关技术中提供了一些解决方式，却总是无法兼顾运作效能与系统资源使用控管。于是，不论采取哪个解决方式，往往会有对应的副作用。

尤其是，依据相关技术所实现的错误更正通常并未用完闪存的所有的储存空间，其中剩余的储存空间不能用来储存数据，实在相当浪费。请注意，相关技术中未能用完闪存的所有的储存空间的典型原因是，一旦增加错误更正码引擎(Error Correction Code Engine，ECC Engine)的基础错误更正位数，错误更正码引擎的成本会大幅地增加；例如，针对1024字节数据(可简称为1K数据)将基础错误更正位数由24位提升至36位，会造成错误更正码引擎的芯片面积大增，约增加为1.5倍。因此，需要一种新颖的方法来加强控管闪存的数据存取，以兼顾运作效能与系统资源使用控管。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述错误更正无法利用剩余的存储空间易造成浪费的缺陷，提供一种提升错误更正能力的方法以及相关的记忆装置及其控制器，以解决上述问题。

本发明的另一目的在于提供一种提升错误更正能力的方法以及相关的记忆装置及其控制器，以妥善利用上述剩余的储存空间。

本发明解决其技术问题所采用的技术方案之一是：提供一种提升错误更正能力的方法，该方法应用于一记忆装置的控制器，该方法不需要增加一基础错误更正位数就能提升该控制器的错误更正能力，该方法包含有：依据一错误更正倍率，分别取得数据中欲进行编/译码的多个部分，其中该多个部分为欲进行编/译码的部分数据(Partial Data)；以及针对该数据中欲进行编/译码的该多个部分，分别进行对应于该错误更正倍率的编/译码，以产生对应于一预定错误更正位数的编/译码数据，其中该预定错误更正位数对该基础错误更正位数的比例等于该错误更正倍率。

上述本发明所述的方法，其中该些部分的数量等于该错误更正倍率。

上述本发明所述的方法，其中在进行编码的状况下，该编/译码数据为编码数据，以及针对该数据中欲进行编/译码的该多个部分分别进行对应于该错误更正倍率的编/译码以产生对应于该预定错误更正位数的编/译码数据的步骤另包含有：

针对该些部分，分别产生多个奇偶校验码，其中该些奇偶校验码的数量等于该些部分的数量，且该编码数据包含该些部分以及该些奇偶校验码。

上述本发明所述的方法，其中每一奇偶校验码的位数等于该基础错误更正位数。

上述本发明所述的方法，其中在进行译码的状况下，该编/译码数据为译码数据，以及针对该数据中欲进行编/译码的该多个部分分别进行对应于该错误更正倍率的编/译码以产生对应于该预定错误更正位数的编/译码数据的步骤另包含有：

针对该些部分，分别依据附加于该些部分的多个奇偶校验码进行错误更正，其中该些奇偶校验码的数量等于该些部分的数量。