[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，更具体地说，涉及一种半导体器件及其制造方法。

背景技术

高压功率半导体器件如Trench MOS(沟槽半导体场效应管)、VDMOS、IGBT等，由于其工作频率高、开关速度快、控制效率高等特点，在电力电子领域得到越来越广泛的应用。高压功率半导体器件的阻断能力是衡量发展水平的一个重要标志，依据应用击穿电压的范围可以从25V-6000V，但是由于现代半导体工艺采用平面型终端结构，一般结深较浅、结边缘弯曲，使得器件的耐压能力降低，耐压稳定性差，器件的安全工作区域较小，器件容易被破坏。因此，为了提高器件的耐压特性，除了器件内部各参数间的配合外，更重要的是对表面终止的PN结进行适当的处理，以改善器件边缘的电场分布，减弱表面电场的集中性，提高器件的耐压能力和稳定性。

目前，常用的提高器件耐压能力和稳定性的方法包括在器件边缘设置场限环(Field Limiting Ring，简称FLR)的方式，这种方法特别适用于电流垂直流向的器件，如Trench MOS和VDMOS等，它具有大的电流处理能力和大的电流增益。场限环结构可有效抑制器件主结边缘曲率效应引起的电场集中，从而提高耐压，并且与低压集成电路工艺兼容，便于在功率集成电路和分立高压器件中推广，另外，放置在耗尽区边缘的场限环可以作为高压探测器，驱动SPIC中的保护电路，使SPIC更加灵敏。

现有技术中形成场限环的方式主要有两种，以Trench MOS器件构造的芯片为例，下面结合附图对两种方式进行说明。

采用现有技术一的方式形成的场限环如图1和图2所示，采用这种方式形成的芯片的俯视图如图1所示，图2为芯片的剖面图，这种方式是在芯片边缘采用单独注入的方式形成场限环104，通过场限环104的分压以提高芯片的耐压能力。

如图2所示，场限环104的形成过程是，在有源区的主结102和沟槽103形成之后，在基底101的表面上旋涂光刻胶，之后以具有场限环图案的光刻胶层105为掩膜，采用离子注入的方式形成场限环104。也就是说，这种方法需要一道单独的光刻步骤来构造场限环的注入区域，由于增加了一次光刻步骤，进而增加了生产成本。

采用现有技术二的方式形成的场限环如图3和图4所示，图3为芯片的俯视图，图4为芯片的剖面图，出于成本的考虑，部分低压的商用场效应管采用沟槽隔离注入的方式构造场限环，可以省略一道光刻步骤，降低生产成本。

如图4所示，场限环205的形成过程是，先在基底201的表面内形成有源区的沟槽202和用于隔离场限环的隔离沟槽204，之后采用离子注入的方式，同时形成有源区的主结203和场限环205。这种方式形成的场限环，虽然降低了生产成本，但是在实际应用中，较现有技术一，这种方式形成的场限环的分压效果较差，芯片的耐压能力有限。

发明内容

本发明实施例提供了一种半导体器件及其制造方法，既省略了场限环的光刻步骤，降低了生产成本，又提高了场限环的分压效果，提高了芯片的耐压能力。

为实现上述目的，本发明实施例提供了如下技术方案：

一种半导体器件，包括：

基底；

位于所述基底表面内的有源区；

场限环，位于所述有源区外；

隔离沟槽，位于所述场限环之间，相邻的隔离沟槽中，至少两道所述隔离沟槽通过连接通道电性相连。

优选的，所述连接通道为连接槽。

优选的，所述有源区具有沟槽，所述连接槽、隔离沟槽与所述有源区的沟槽在同一步光刻步骤中形成。

优选的，所述连接槽、隔离沟槽与所述有源区的沟槽的掺杂状态相同。

优选的，所述半导体器件还包括：

位于所述基底上的介质层，以及位于所述介质层上的金属层，其中，所述介质层具有通孔，所述通孔内填充有金属，以连接所述金属层。

优选的，所述连接通道为所述金属层以及所述通孔内的金属。

优选的，所述半导体器件为沟槽MOS器件，所述场限环与所述沟槽MOS器件的主结在同一注入步骤中形成，所述场限环的掺杂状态与所述沟槽MOS器件有源区主结的掺杂状态相同。

本发明实施例还公开了一种半导体器件的制造方法，包括：

提供基底；

在所述基底表面内同时形成有源区沟槽和多道隔离沟槽，其中，相邻的隔离沟槽中至少每两道隔离沟槽通过连接通道相连，所述连接通道为连接槽；

在所述基底表面内同时形成有源区主结和位于隔离沟槽间的多道场限环。