[发明专利]自对准P+浅结掺杂工艺方法

说明书

【技术领域】

本发明涉及CMOS源漏区形成工艺方法，尤其涉及一种采用固态源掺杂方法形成CMOS源漏区的工艺方法。

【背景技术】

随着器件特征尺寸的缩小，结深要求越来越浅，即要求浅结甚至超浅结。浅结是在衬底内形成浅深度，具有高浓度和高活化率掺杂剂，并在水平和垂直方向上具有突变结断面的结。

浅结通常由离子注入法或固相扩散法形成。在离子注入法中，离子注入机用高的加速电压加速杂质离子，然后将杂质离子注入到衬底内，形成浅结。在固相扩散法中，在衬底上形成固相扩散源，然后固相扩散源内的掺杂剂扩散并掺到衬底内，形成浅结。

请参阅图1至图3，传统的深亚微米CMPS工艺在源漏区形成的过程中都是采用N+光刻/注入-＞P+光刻/注入-＞源漏区退火的方式来实现MOS管的源漏区。但是这种方式形成的P+源漏区的硼在后续的源漏退火热过程中由于其扩散速率远大于砷，因此CMOS工艺中的P+结深总是大于N+结深，同时由于扩散速率加快导致的横向扩散严重，因此PMOS的沟道长度总是略大于NMOS沟道长度来防止沟道穿通。此外，P+源漏区横向扩散严重也会使得源漏区与栅极的交叠尺寸增加，导致源漏区与栅极的交叠电容增加以及结电容的增加，从而降低逻辑电路的开关速度和RF电路的瞬态特性。

因此，需要提供一种形成浅结源漏区CMPS的工艺方法。

【发明内容】

本发明的目的在于提供一种自对准P+浅结掺杂工艺方法，其实现了P+源漏区浅结，降低结电容和交叠电容，提高了器件性能。

为实现上述目的，本发明是关于一种自对准P+浅结掺杂工艺方法，其包括步骤：

1)N+光刻/N+注入：在形成有P型阱PW及N型阱NW、光刻胶PR及场氧化层FOX的P型硅衬底P-SUB上进行N型杂质源极光刻并注入，形成P型阱的N+源极及N+漏极；

2)低压淀积氧化硅(LPTEOS)沉积：在硅片表面沉积一层LPTEOS；

3)P+S/D光刻/腐蚀：请参阅图6，P型杂质漏极光刻及腐蚀，将上述P+区域的LPTEOS刻蚀掉；

4)N+S/D退火(P+S/D掺杂)：在BH3气氛下进行炉管退火，从而达到P+区域掺杂以及N+掺杂激活；

5)形成有N型阱的P+源极及P+漏极。

作为本发明的进一步改进，所述退火步骤中，主要热过程用于硼从BH3气氛中到硅片表面扩散，且高温扩散掺杂的原子被激活。

本发明的有益效果是：通过自对准P+浅结掺杂工艺方法，实现了P+源漏区浅结，降低结电容和交叠电容。

【附图说明】

图1是现有技术中CMOS工艺流程中N+光刻/注入的工艺示意图；

图2是现有技术中CMOS工艺流程中P+光刻/注入的工艺示意图；

图3是现有技术中CMOS工艺流程中S/D退火并形成最终器件CMOS的工艺示意图；

图4是本发明自对准P+浅结掺杂工艺方法中N+光刻/N+注入工艺的示意图；

图5是本发明自对准P+浅结掺杂工艺方法中LPTEOS沉积工艺的示意图；

图6是本发明自对准P+浅结掺杂工艺方法中P+S/D光刻/腐蚀工艺的示意图；

图7是本发明自对准P+浅结掺杂工艺方法中N+S/D退火(P+S/D掺杂)工艺的示意图；

图8是本发明自对准P+浅结掺杂工艺方法最终形成的器件CMOS的形貌示意图。

【具体实施方式】

本发明自对准P+浅结掺杂工艺方法包括以下步骤：

N+光刻/N+注入：请参阅图4，在形成有P型阱PW及N型阱NW、光刻胶PR及场氧化层FOX的P型硅衬底P-SUB上进行N型杂质源极光刻并注入，形成P型阱的N+源极及N+漏极；

低压淀积氧化硅(LPTEOS)沉积：请参阅图5，在硅片表面沉积一层LPTEOS；

P+S/D光刻/腐蚀：请参阅图6，P型杂质漏极光刻及腐蚀，将上述P+区域的LPTEOS刻蚀掉；

N+S/D退火(P+S/D掺杂)：请参阅图7，在BH3气氛下进行炉管退火，从而达到P+区域掺杂以及N+掺杂激活。退火过程中，主要热过程用于硼从BH3气氛中到硅片表面扩散，且高温扩散掺杂的原子已经被激活，无需后续热过程来激活，因此实现了P+浅结目的。同时N+区域的As因为有LPTEOS保护，所以不会受硼元素干扰，也不会有掺杂元素外扩散的风险。

最终器件形貌图如图8所示，因此形成有N型阱的P+源极及P+漏极。

特别需要指出的是，本发明具体实施方式中仅以该自对准P+浅结掺杂工艺方法作为示例，在实际应用中任何类型的自对准P+浅结掺杂工艺方法均适用本发明揭示的原理。对于本领域的普通技术人员来说，在本发明的教导下所作的针对本发明的等效变化，仍应包含在本发明权利要求所主张的范围中。