[发明专利]BCH编译码方法及装置

说明书

技术领域

本发明涉及片上系统领域，尤其涉及一种BCH编译码方法及装置。

背景技术

近年来由于各种手持设备的流行，带动了Flash存储器(闪存)的广泛使用，然而由于自身的物理特点，Flash存储器的稳定性较差，经过多次擦写之后，发生错误的概率会逐渐增加；另一方面，随着新工艺和技术的进步，Flash的存储单元已经逐渐从SLC(Single-level Cell，单层单元)结构转向MLC(Multi-level Cell，多层单元)结构，从而带来了存储密度递增和成本递减等优势，但也导致了Flash中每个Page的出错概率及错误个数相比较SLC大大增加。为保证数据存储的正确，必须采用合适的纠错码技术。BCH码是一种应用广泛而有效的码循环线性分组码，它具有纠正多重差错的能力，而且编译码比较简单，能很好的满足Flash的这种存储特性要求。

由于多数SoC(System-on-a-Chip，片上系统)对数据带宽的要求，当用BCH码控制Flash的读写时，现行技术多采取并行编译码的方式进行。目前，较先进的方法是采用8比特(bit)并行的方法，即编译码器每次并行处理8bit数据。

在实现上述BCH编译码的过程中，发明人发现现有技术中至少存在如下问题：编码方面，需要消耗过多的异或门，导致编码器寄存器间的组合逻辑延迟过大，从而限制了编码器可运行的最高频率；译码方面，译码器数据带宽过低，导致SoC与Flash进行交互时的数据传输效率过低。

发明内容

本发明的实施例提供一种BCH编码方法及装置，能够有效的提高Flash存储器中BCH编码运行的频率。

为达到上述目的，本发明的实施例采用如下技术方案：

一种BCH编码方法，包括：

设置查找表，所述查找表中预先存储余式多项式各级系数，其中，所述余式多项式为当前编码状态寄存器的高8位与当前8位编码数据按位进行异或运算，左移104位得到的多项式对生成多项式的余式；

根据编码状态寄存器当前时刻的状态以及待编码的8位数据，结合所述查找表，得到编码状态寄存器下一时刻的状态。

同时，还提供了一种BCH编码装置，包括：

设置模块，用于设置查找表，所述查找表中预先存储余式多项式的各级系数，其中，所述余式多项式为当前编码状态寄存器的高8位与当前8位编码数据按位进行异或运算，左移104位得到的多项式对生成多项式的余式；

编码模块，用于根据编码状态寄存器当前时刻的状态以及待编码的8位数据，结合所述查找表，得到编码状态寄存器下一时刻的状态。

另一方面，本发明实施例还提供了一种BCH译码方法及BCH译码装置，能够使BCH译码装置具有更高的数据带宽。

为达到上述目的，本发明的实施例采用如下技术方案：

一种BCH译码方法，包括：

读取位于闪存中页面冗余区的所有校验段数据，存储在数据缓存器中；

读取闪存中页面信息区的多个信息段数据；

根据各信息段数据对应的伴随式，记录各个BCH码的错误信息，并将所述错误信息存入数据缓存器；

片上系统数据读取方根据所述错误信息完成纠错。

同时，还提供了一种BCH译码装置，其特征在于，包括：

第一读取模块，用于读取位于闪存中页面冗余区的所有校验段数据，存储在数据缓存器中；

第二读取模块，用于读取闪存中页面信息区的多个信息段数据；

错误信息记录模块，用于根据各信息段数据对应的伴随式，记录各个错误位置；

纠错模块，用于根据所述错误位置完成纠错。

本发明的实施例提供一种BCH编译码方法及BCH编码装置和译码装置，采用基于查找表法的并行编码，使BCH编码装置可运行于更高频率；同时采用一种全新的译码装置结构，使得BCH译码装置具有更高的数据带宽，从而显著提高SoC与Flash进行交互时的数据传输效率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为实施例1中的BCH编码方法流程图；

图2为实施例1中的BCH编码装置示意图；

图3为实施例2中的BCH译码方法流程图；

图4为实施例2中的BCH译码装置示意图；