[发明专利]一种提高星载DSP加载引导可靠性的方法无效
申请号: | 201010614775.X | 申请日: | 2010-12-30 |
公开(公告)号: | CN102043754A | 公开(公告)日: | 2011-05-04 |
发明(设计)人: | 朱小丰;王昊;郑伟;金仲和 | 申请(专利权)人: | 浙江大学 |
主分类号: | G06F15/177 | 分类号: | G06F15/177 |
代理公司: | 杭州求是专利事务所有限公司 33200 | 代理人: | 周烽 |
地址: | 310027 浙*** | 国省代码: | 浙江;33 |
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摘要: | |||
搜索关键词: | 一种 提高 dsp 加载 引导 可靠性 方法 | ||
1.一种提高星载DSP加载引导可靠性的方法,系统由DSP、复杂可编程逻辑器件和电可擦可编程只读存储器依次相连组成;CPLD包括第一计数器、第二计数器、第一接收移位寄存器:接收来自DSP的加载读取指令、第一发送移位寄存器、第二发送移位寄存器、第二接收移位寄存器、第三接收移位寄存器、第四接收移位寄存器、指令判决器、三取二表决器和分频器等,其特征在于,该方法包括以下步骤:
(1)系统上电,DSP接收到INT3中断,进入8位串行EEPROM加载模式;
(2)第一计数器清零后对DSP发送的SPI同步时钟spi_clk1进行计数;
(3)CPLD接收来自DSP的读取指令,并存储到第一接收移位寄存器中;
(4)等待第一计数器的值达到8时(8个spi_clk1时钟过后),CPLD的指令判决器对存储在第一接收移位寄存器中的指令进行判决,若正确,进入下一步骤;若错误,则跳转到步骤8,等待第一计数器计数到32;
(5)CPLD通过分频器产生高速率的SPI通信同步时钟spi_clk2,并且发送读取指令和三个属于不同地址段的地址到EEPROM,并接收来自EEPROM三个不同地址段上的数据,分别存储到第二接收移位寄存器、第三接收移位寄存器和第四接收移位寄存器中;
(6)CPLD实现三取二表决器对步骤6中的第二接收移位寄存器、第三接收移位寄存器和第四接收移位寄存器中的数据进行三取二表决,并存储到第一发送移位寄存器中;
(7)等待第一计数器的值达到24时, CPLD把第一发送移位寄存器中的数据移位输出发送到DSP;
(8)等待第一计数器的值达到32,然后跳转到步骤2;不断循环,直至完成DSP加载。
2.根据权利要求1所述提高星载DSP加载引导可靠性的方法,其特征在于,所述步骤(5)由以下子步骤组成:
(a)CPLD通过逻辑功能实现分频器,产生高速率的SPI同步时钟spi_clk2,跟EEPROM进行通信;
(b)第二计数器清零后对spi_clk2时钟进行计数;
(c)CPLD在spi_clk2的同步下,通过第二发送移位寄存器发送读取指令rd_cmd和地址addr1,接收EEPROM地址addr1上的数据,并存储到第二接收移位寄存器中;
(d)等待第二计数器计数值到达40后,CPLD在spi_clk2的同步下,通过第二发送移位寄存器发送读取指令rd_cmd和地址addr2,接收EEPROM地址addr2上的数据,并存储到第三接收移位寄存器中;
(e)等待第二计数器计数值到达80后,CPLD在spi_clk2的同步下,通过第二发送移位寄存器发送读取指令rd_cmd和地址addr3,接收EEPROM地址addr3上的数据,并存储到第四接收移位寄存器中;
(f)等待第二计数器计数值到达120,进入步骤(6)。
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