[发明专利]一种可控硅器件

说明书

技术领域

本发明属于集成电路的静电防护领域，具体涉及一种可控硅器件。

背景技术

自然界的静电放电(ESD)现象对集成电路的可靠性构成严重的威胁。在工业界，集成电路产品的失效30％都是由于遭受静电放电现象所引起的，而且越来越小的工艺尺寸，更薄的栅氧厚度都使得集成电路受到静电放电破坏的几率大大增加。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率具有不可忽视的作用。

静电放电现象的模式通常分为四种：HBM(人体放电模式)，MM(机器放电模式)，CDM(组件充电放电模式)以及电场感应模式(FIM)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。

在集成电路的正常工作状态下，静电放电防护器件是处于关闭的状态，不会影响输入输出引脚上的电位。而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。

ESD防护设计不但要对内部芯片保护，还要保证不对芯片的正常工作产生影响。在实际设计中要求ESD器件的电压工作范围在正常工作电压与内部芯片栅氧击穿电压之间，即ESD器件的维持电压要高于正常工作电压，而ESD器件的开启电压要低于内部芯片的栅氧击穿电压，如图1所示。如果ESD器件的开启电压高于内部芯片栅氧击穿电压，则不能起到保护的作用；如果ESD器件的维持电压低于正常工作电压，则会发生闩锁效应，如图1虚线部分所示。

在ESD防护的发展过程中，二极管、GGNMOS(栅接地的NMOS)、SCR(可控硅)等器件通常被作为ESD防护单元。

常用的可控硅如图2所示，P型衬底上有N阱，N阱中有两个注入区，分别是N+注入区和P+注入区。同样的，在未做N阱的P型衬底上也有一个N+注入区与P+注入区。其中N阱的N+注入区设置在远离N阱与P型衬底交界一端，N阱的P+注入区设置在靠近N阱与P型衬底交界的一端；P型衬底的P+注入区设置在远离交界的一端，P型衬底的N+注入区设置在靠近交界的一端。所有的注入区之间使用浅壕沟隔离(Shallow TrenchIsolation，STI)。N阱的N+注入区和P+注入区接电学阳极，P阱的N+注入区和P+注入区接电学阴极。

图3是和该SCR结构相对应的电路原理图。当阳极出现ESD信号时，较大的电压能导致N阱与P型衬底的PN结雪崩击穿，产生的雪崩电流流过P型衬底的寄生电阻Rpsub产生压降，当这个压降大于寄生NPN三极管的开启电压，NPN寄生三极管开启，同时由于正反馈使PNP寄生三极管也开启，整个可控硅器件被导通，开始泄放ESD电流，同时将可控硅两端电压钳制在较低电位。因为N阱与P型衬底的浓度都非常低，会导致发生在之间雪崩击穿电压非常高，高于内部所要保护芯片的栅氧击穿电压。

另一方面，因为寄生NPN三极管与寄生PNP三极管的正反馈效应，使得可控开启后的维持电压很低，往往低于电路正常工作电压，容易发生闩锁效应，影响电路的正常工作。一种常采用的方法是通过增长其中一个寄生三极管基区宽度来达到提高维持电压的目的。具体的来说，譬如增加图2中P型衬底中N+注入区到N阱的横向距离。但这种方法带来的副作用是增加了整个可控硅器件的版图面积并降低了可控硅的ESD强壮性。

因此，现有技术中，可控硅触发电压一般较高，对于5V及以下的工作电压不能有效保护；同时该可控硅的维持电压通常又过低，容易发生闩锁效应，影响芯片的正常工作。所以需要对常用的可控硅进行降低触发电压、升高维持电压的改进。

发明内容

本发明提供了一种可控硅器件，其结构简单、触发电压低、维持电压高，能够在相应范围内调整触发电压与维持电压以符合具体电路防护的要求，是一种可靠的静电放电防护器件。

一种可控硅器件，包括P型衬底，所述P型衬底上沿横向设置有与电学阳极连接的第一N阱和电位浮空的第二N阱，所述第一N阱和第二N阱不相连接；

由第一N阱指向第二N阱的方向，在所述第一N阱、第二N阱和P型衬底上未设N阱的区域中，沿横向依次设有第一N+注入区、第一P+注入区、第三N+注入区、第二N+注入区和第二P+注入区；