[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体领域，更具体地，涉及一种半导体结构及其制造方法。

背景技术

为了提高超大规模集成电路效率及降低制造成本，互补金属氧化物半导体晶体管栅距越来越小。但是，栅距减小导致短沟道效应，使得器件性能降低。

SOI(Semiconductor On Insulator，绝缘体上半导体)技术是指在一层绝缘层上的半导体膜上制作器件和电路。由于绝缘体层的存在，器件与体硅之间实现了完全的介质隔离，因此SOI-CMOS集成电路从本质上避免了体硅CMOS的闩锁效应。另外，Fully Depleted SOI(FD-SOI)器件的短沟道效应较小，能自然形成浅结，泄露电流较小。因此，具有超薄体和双栅的全耗尽绝缘体上硅MOSFETs吸引了广泛关注。通过在超薄SOIMOSFET器件中的超薄氧化物埋层(BOX)下提供半导体埋层，并在半导体埋层中形成掺杂的NFET背栅和PFET背栅，能够有效调整阈值电压并抑制短沟道效应。但是这种情况下器件和背栅之间难以进行有效隔离，导致背栅的控制难度很大。

M.Khater等人在“FDSOI CMOS with Dielectrically-Isolated Back gates and 30nm Lg High-k/Metal Gate(2010Symposium on VLSI Technology Digest of Technical Papers，43-44”中提出了一种双深度的STI与双BOX衬底结合的结构。如图1所示，在衬底100上有第一埋层101，第一埋层101上为半导体埋层，半导体埋层被第一STI隔离105分隔并形成p+掺杂的背栅102’和n+掺杂的背栅102，半导体埋层上为第二埋层103，上面为SOI层104，栅堆叠结构形成在SOI层104上。在背栅102和背栅102’与SOI层104之间还通过第二隔离结构106进行隔离。这种结构能够有效控制NFET和PFET的背栅而不会引起漏电流增大。但是采用这种方法时，由于半导体制造工艺对STI结构的腐蚀作用，可能在形成接触塞时STI结构已被腐蚀至半导体埋层所在位置，导致源/漏接触与半导体埋层之间短路。

发明内容

本发明的目的在于提供一种半导体结构及其制造方法，以克服上述现有技术中的问题，特别是避免在形成接触孔时造成源/漏接触与位于氧化物埋层下方的半导体埋层之间的短路。

根据本发明的一方面，提供了一种半导体结构，在SOI衬底上形成，所述SOI衬底自上而下依次包括SOI层、氧化物埋层、半导体埋层和半导体衬底，所述半导体结构包括：源/漏区，形成于所述SOI层中；栅极，形成于所述SOI层上，并且所述源/漏区位于栅极的两侧；背栅区，由所述半导体埋层的低电阻化的区域形成；第一隔离结构和第二隔离结构，位于所述源/漏区的两侧且延伸进入所述SOI衬底中；其中：所述第一隔离结构和第二隔离结构，分别与所述SOI层侧接于第一侧面和第二侧面，所述第一隔离结构与所述半导体埋层侧接于第三侧面，所述第三侧面位于所述第一侧面和第二侧面之间。

根据本发明的另一方面，还提供了一种半导体结构的制造方法，包括：提供SOI衬底，自上而下依次包括SOI层、氧化物埋层、半导体埋层和半导体衬底；刻蚀所述SOI衬底以形成第一预备凹槽和第二预备凹槽；在所述第一预备凹槽和第二预备凹槽内，各向同性刻蚀或侧向刻蚀所述SOI衬底，将所述第一预备凹槽和第二预备凹槽形成为第一隔离凹槽和第二隔离凹槽，其中，所述第一隔离凹槽和第二隔离凹槽分别与所述SOI层侧接于第一侧面和第二侧面，所述第一隔离凹槽还与所述半导体埋层侧接于第三侧面，所述第三侧面位于所述第一侧面和第二侧面之间；在所述第一隔离凹槽和第二隔离凹槽中填充介质材料以形成第一隔离结构和第二隔离结构；将所述半导体埋层低电阻化，形成背栅区；在所述第一隔离结构和第二隔离结构之间所述SOI层上形成栅极；在所述第一隔离结构和第二隔离结构之间的SOI层上形成源漏区。

在本发明实施例的方法中，所述第一隔离凹槽和第二隔离凹槽分别与所述SOI层侧接于第一侧面和第二侧面，所述第一隔离凹槽还与所述半导体埋层侧接于第三侧面，所述第三侧面位于所述第一侧面和第二侧面之间。

根据本发明实施例的半导体结构及其制造方法，由于第三侧面位于第一侧面和第二侧面之间，因此可见本发明实施例的隔离结构在SOI层中，侧向侵入半导体埋层中，以使得在SOI层的下方半导体埋层的两侧被隔离结构的介质层占据，直接使得隔离结构的底部增大。