[发明专利]硅纳米线围栅器件的制备方法

说明书

技术领域

本发明涉及一种一维场效应晶体管的制备方法，尤其涉及一种硅纳米线围栅器件的制备方法。

背景技术

近半个多世纪以来，集成电路行业的迅猛发展，为信息时代提供了硬件上的保障。MOS器件是集成电路领域的重要元器件。1925年，J.Lilienfield提出了场效应晶体管背后的基本原理。1948年，第一个场效应晶体管在实验室中诞生。由于更小尺寸的器件能够带来更大的开态电流、更高的速度、更小的面积等优势，因此，器件的按比例缩小贯穿了整个集成电路的发展史。

但是，当传统MOS器件的特征尺寸缩小到纳米尺度之后，各种负面效应开始凸现出来，其中，由于等效栅氧化层厚度无法与器件尺寸等比例缩小，导致栅与沟道的耦合作用下降，引起了包括短沟效应、漏极感应势垒降低(DrainInduction Barrier Lower，DIBL)效应在内的诸多问题，造成了器件性能的下降。因此，如何抑制短沟效应，提高器件的栅控能力是一个重要课题。

从器件架构的角度出发，通过改变栅叠层的结构达到提高栅控能力的目的是一种行之有效的方案，也是未来器件的发展方向。因此，基于体硅和SOI(Silicon-On-Insulator)衬底，人们研究了多种多栅器件结构的特性及其未来发展的前景，诸如平面双栅(double-gate)、垂直双栅、鳍式场效晶体管(Fin FieldEffect transistor，FinFET)、三栅(tri-gate)、Ω栅(Ω-gate)、∏栅(∏-gate)以及围栅(gate-all-around)器件。随着栅的数目的增加，栅控能力也相应增强，从而能够有效抑制短沟效应。其中，最理想的结构就是圆柱体硅纳米线围栅器件(SiliconNanowire Transistor，SNWT)。请参阅图1，图1是理想硅纳米线围栅器件垂直沟道方向的栅结构剖面示意图，所述硅纳米线围栅器件包括硅纳米线沟道101、栅介质层102以及围栅103。这种结构的围栅器件的硅膜截面为圆形，整个沟道区被栅结构环绕覆盖，因而拥有最好的栅控能力，没有拐角效应，且强驱动能力高。

鉴于硅纳米线围栅器件具有良好的栅控能力和电流特性，成为了下一代CMOS集成电路强有力的备选器件之一。然而，工艺制备一直是硅纳米线围栅器件的一个难点。由于器件的尺寸在几十纳米甚至几纳米的尺度，任何工艺上的涨落都有可能造成器件特性的大幅变化，从而影响围栅器件在集成电路中的应用前景。目前人们制备硅纳米线围栅器件主要通过“自底向上(bottom up)”和“自顶向下(top down)”两种方式。虽然自底向上的方法可以制备性能不错的硅纳米线围栅器件和电路，但这种方法和传统的自顶向下的CMOS集成电路加工工艺方式有着本质的区别，兼容性成为了目前阻碍其在工业界大放异彩的一块巨石。此外，纳米线的定位，源漏的接触等等，都是该方法急需解决的难题。与此相比，自顶向下制备硅纳米线围栅器件的方法则更受到器件领域的广泛关注。