[发明专利]一种芯片的可测试性设计方法

说明书

技术领域

本发明涉及一种芯片的设计方法，尤其涉及一种用于DFT插入、逻辑综合、仿真以及静态时序分析的方法。

背景技术

可测试性设计DFT(Design For Testability)就是试图增加电路中信号的可控制性和可观测性，以便及时经济地测试芯片是否存在物理缺陷，使用户拿到良好的芯片。为什么要做DFT？因为在芯片的设计过程中，也就是寄存器传输级RTL到GDSII交出去的只是一个版图，最后芯片需要生产制造是在工厂做的，也就是厂家根据你提供的数据GDSII做成芯片。这个流程过程中可能出现缺陷，这个缺陷可能是物理存在的，也可能是设计当中的遗留问题导致的，另外一方面在封装的过程也可能出现缺陷。为了保证我们的芯片能够不存在物理上的缺陷，所以就要做可测试性设计DFT。可见目前的集成电路设计和生产中，可测试性设计DFT是芯片生产测试的一个重要手段。可测试性设计DFT主要包括存储器内建自测试电路MBIST、边界扫描链的插入、寄存器扫描链插入以及测试向量生产等内容。

但是在现有的设计中，DFT的插入、逻辑综合以及仿真等没有一套完整的设计方法，在DFT工具、逻辑综合工具、电路仿真等工具之间无法很好的衔接。

发明内容

为了解决现有的芯片设计过程中针对不同的测试对象的测试方法没有一套完整系统的方法，DFT工具、逻辑综合工具、电路仿真等工具无法实现衔接，设计程序复杂的技术问题，本发明提供一种芯片的DFT设计方法，本发明对于提高DFT设计的自动化以及确保DFT设计的全面系统正确性提供了流程保障。

本发明的技术解决方案：

一种芯片的可测试性设计方法，其特殊之处，包括以下步骤：

1】存储器内建自测试电路的插入：

1.1】把RTL代码综合成基于工艺库的门级网表文件；

1.2】定义存储器内建自测试电路MBIST的插入策略和存储器内建自测试电路MBIST插入需要的存储器库文件，所述插入策略包括存储器内建自测试电路MBIST的插入算法和管脚复用策略；

1.3】采用DFT工具的存储器内建自测试插入工具并根据存储器内建自测试电路MBIST的插入策略将存储器内建自测试电路MBIST插入门级网表文件，输出存储器内建自测试网表文件和存储器内建自测试向量，所述存储器内建自测试向量包括存储器内建自测试电路的设定值和通过存储器内建自测试电路对存储器进行测试后的测试值；

1.4】将步骤1.3】中输出的存储器内建自测试网表文件和存储器内建自测试向量构建测试环境，采用仿真工具进行第一次仿真，当测试值与设定值不一致时，则执行步骤1.2】，当测试值与设定值一致时，则执行以下步骤；

2】边界扫描电路的插入：

2.1】将步骤1.3】中输出的储器内建自测试网表文件的设计顶层文件作为边界扫描电路的插入对象，定义边界扫描电路的插入策略，所述边界扫描电路的插入策略为边界扫描链的管脚顺序；

2.2】采用DFT工具的边界扫描插入工具并根据边界扫描电路的插入策略将边界扫描电路插入边界扫描电路的插入对象，输出RTL代码网表文件和边界扫描电路测试向量，所述边界扫描电路测试向量包括边界扫描电路的设定值和通过边界扫描电路对芯片管脚进行测试的测试值；

2.3】将步骤2.2】中输出的RTL代码网表文件和边界扫描电路测试向量构建仿真环境；采用仿真工具进行第二次仿真，当测试值与设定值不一致时，则执行步骤2.1】，当测试值与设定值一致时，则执行以下步骤；

3】可测试性电路综合：

3.1】采用DFT工具的逻辑综合工具把RTL代码网表文件进行综合，输出边界扫描网表文件；

3.2】利用步骤3.1】中输出的边界扫描网表文件和步骤2.2】输出的边界扫描电路测试向量构建仿真环境，采用仿真工具进行第三次仿真，当测试值与设定值不等时，则执行步骤3.1】，当测试值与设定值一致时，则执行以下步骤；

4】扫描链电路的插入：

4.1】定义扫描链电路的插入策略以及支持插入策略的运行环境，所述扫描链电路的插入策略包括扫描链的数目以及每条扫描链的长度，所述运行环境包括实验过程文件(Test Procedure)和DFT库文件；

4.2】采用DFT工具的扫描链电路插入工具并根据步骤4.1】中所定义的插入策略将扫描链电路插入边界扫描网表文件，输出扫描链网表文件和扫描链测试向量；所述扫描链测试向量包括扫描链电路的设定值和通过扫描链电路对寄存器进行测试后的测试值；