[发明专利]一种LDPC译码方法

说明书

技术领域

本发明涉及一种LDPC译码方法，属于译码技术领域。

背景技术

近年来，LDPC码一直是编码理论界和工业界的研究重点，并且取得了一系列进展，每年在IEEE上发表的与LDPC相关的文章就达到了数百篇。由此可以看出，LDPC码作为一种逼近Shannon限的信道编码已经成为了现今编码理论界的研究热点之一，并且被写入很多新的通信标准中，逐步进入实际应用的阶段。

准循环LDPC码是一类具有低复杂度编码的构造码。它可以利用简单的移位寄存器完成编码，其复杂度与生成矩阵有关。优化的准循环LDPC在误码性能，差错平底特性等方面和随机LDPC码一样好。因此，在实际应用中，他们以低复杂度的编码以及较低的差错平底优势成为随机码的强大竞争者。准循环LDPC码凭借它的循环对称性在集成电路译码实现方面也非常有优势。在DMB-TH标准、CMMB标准及DVB-S2标准中使用的LDPC码都是准循环结构的。

LDPC译码器的设计需要考虑的两个因素是：硬件资源的消耗和译码速度。因此我们需要选择一个合适的算法，同时在译码器的结构设计上也有不同的选择，比如有串行结构、并行结构和部分并行结构，结构的选择对资源消耗和译码速度都有很大影响。在算法上一般选取最小和算法，最小和算法虽然性能上会有一定损失，但是通过简化水平运算，使得实现复杂度大大降低。在译码器结构设计上，串行结构延迟大，吞吐量小，需要很多个时钟周期才能完成一次迭代更新，而并行结构需要的硬件资源太大，因此一般采用部分并行结构。在北京交通大学逯春蕊的硕士学位论文《数字电视传输系统中LDPC码译码器的研究与FPGA实现》、电子科技大学陈博硕士学位论文《数字电视地面广播传输系统LDPC编解码方案设计》中给出了几种标准LDPC码的部分并行最小和算法的实现方案。他们的实现方案都是以LDPC校验矩阵的循环子矩阵为单位进行并行运算的部分并行结构，这种部分并行结构比较固定，需要选用较大规模存储资源及逻辑资源的FPGA，对于不同的应用需求，不利于选用相应的低功耗、小规模的FPGA来开发实现。本发明针对这一问题，提出了一种对校验矩阵进行可变划分的方法，即对部分并行的规模进行相应变化来适应实际应用的需求，给出最佳的实现方案。

发明内容

本发明所要解决的技术问题是：针对现有技术的不足，提供了一种LDPC译码方法。采用本发明解决了现有部分并行结构LDPC译码算法中，并行方式比较单一，实现译码算法需要消耗FPGA资源比较大的问题。

本发明的技术解决方案是：

对于准循环LDPC码的校验矩阵H_q，c可以表示成如下形式：

其中A_i，j为b×b的循环方阵，它的重ω相对于b是一个极小的整数，根据实际需求并结合校验矩阵的特点，可以对译码的并行单元进行选取，并行单元的选取实际上就是对校验矩阵进行划分组合的过程，主要遵循以下原则：

循环方阵A_i，j的大小，根据b的值再结合实际应用的信息速率以及所需满足的迭代次数，决定分组的大小的范围。校验矩阵H_q，c的列重的分布情况，根据列重的分布情况决定分组的大小及格式，尽量保证列重相同的在同一分组，使得信息节点更新模块的调用合理。对校验矩阵的划分和译码过程为：

(1)将准循环校验矩阵H_qc划分为m*n个b*b的循环方阵A_ij，其中，b为子矩阵A_ij的秩；i＝0～m-1，j＝0～n-1；m*b，n*b分别为校验矩阵H_qc的行数与列数；

(2)取m，n的公约数t作为对校验矩阵进行分组的大小；若m，n互质，则选取最小的x，y，使得m+x，n+y存在公约数t；每个分组B_k，1由t*t个的A_ij组成，其中，k＝0～(m/t-1)，l＝0～(n/t-1)；

(3)确定每个A_ij中每个校验节点和信息节点的位置，所述位置采用校验节点和信息节点在B_k，1中行号与列号进行标识；将校验节点和信息节点位置完全互不重叠的A_ij分入同一个B_k，1中；转入(4)；

(4)若B_k，1的行重与列重均为1；则转入(5)；否则返回(3)重新确定A_ij的分组；

(5)根据B_k，1矩阵结构，利用译码时输入的信道信息对译码所需的节点信息进行初始化；