[发明专利]制造半导体装置的方法

说明书

技术领域

示例实施例涉及制造半导体装置的方法。更具体地说，示例实施例涉及制造显示出高性能并包括尺寸超小的晶体管的半导体装置的方法。

背景技术

图案的小型化对于形成高度集成的半导体装置来说会是必要因素。现在，已经制造出可具有高操作速度和栅极长度为例如大约40nm或更小的尺寸超小的半导体装置。

对于包括具有高操作速度的晶体管的尺寸超小的半导体装置，在栅电极下方提供的沟道区的面积与传统的半导体装置的沟道区的面积相比会相对小。经过沟道区的电子或空穴的迁移率很大程度上受到例如施加到沟道区的应力的影响。因此，已经广泛地在使施加到沟道区的应力的强度最优化和提高半导体装置的操作速度方面进行了各种研究。

对于包括硅基底作为沟道的半导体装置，空穴迁移率会小于电子迁移率。因此，当设计集成半导体电路装置时，使用空穴作为载流子的p沟道MOS晶体管的操作速度的提高会是重要的。

对于p沟道MOS晶体管，空穴迁移率可以通过向沟道区施加单轴压应力而提高。为了解释对沟道区的压应力的施加手段，在图1中示出了p-MOS晶体管的示例性示意性构造的剖视图。

参照图1，在硅基底1上，可以形成与沟道区对应的栅极绝缘层2和栅电极3。在栅电极2的两侧部处的基底1中，可以形成用于限定沟道区的p型扩散区1a和1b。在栅电极3的侧壁上，可以形成侧壁间隔件3A和3B。

扩散区1a和1b可以分别用作MOS晶体管的源极和漏极的延伸区。移动穿过栅电极3下方的沟道区的空穴的流动可以由施加到栅电极3的栅极电压控制。

再参照图1，SiGe混合的晶体层1A和1B可以形成在侧壁间隔件3A和3B的两个外侧处的硅基底1中。在SiGe混合的晶体层1A和1B中，可以形成分别接触扩散区1a和1b的p型源极区和漏极区。

对于具有在图1中示出的构造的MOS晶体管，因为SiGe混合的晶体层1A和1B的晶格常数可比硅基底1的晶格常数大，所以在SiGe混合的晶体层1A和1B中压应力会形成为由箭头“a”所示。因此，在SiGe混合的晶体层1A和1B中会产生与硅基底1的表面部分大约垂直且由箭头“b”表示的弯曲应力。

因为SiGe混合的晶体层1A和1B可以通过外延生长工艺从硅基底1形成，所以根据SiGe混合的晶体层1A和1B的如箭头“b”指示的应力，会沿垂直方向在硅基底的沟道区中产生如箭头“c”指示的弯曲应力。另外，与上面描述的沟道区中的弯曲应力类似，会产生如箭头“d”指示的单轴压应力。

对于图1中的MOS晶体管，由于对沟道区施加的单轴压应力会导致构成沟道区的硅晶体的对称性能发生局部地变形。根据对称性能的变化，重空穴的价带和轻空穴的价带会松开(untie)，并且沟道区中的空穴迁移率会提高，因此可以提高晶体管的操作速度。可以在栅极长度为大约50nm或更小的尺寸超小的半导体装置中特别示出由于沟道区中的应力的局部分离所产生的空穴迁移率的提高和所产生的晶体管的操作速度的提高。

在2006年12月7日公布的第10-0657395B1号韩国专利中，参照图1，在第5页第1-22行公开了关于上述技术的背景技术的详细描述。

图2是具有另一结构的p-MOS晶体管的剖视图。

在图2中，示出了包括具有硅面(Si面)的覆盖层40以防止SiGe混合的晶体层35的损耗或劣化的MOS晶体管。

参照图2，为了在SiGe混合的晶体层35上形成包括硅面的覆盖层40，可以在执行硅的外延生长工艺的同时引入大量的氯化氢(HCl)，以形成包括倾斜侧壁的覆盖层40。然而，当提供大量的氯化氢时，有可能在包括硅面的覆盖层40处产生孔蚀(pit)。另外，由于氯化氢的引入，所以在执行外延生长工艺时硅的生长速率会大大地降低。

在这种情况下，可以提高工艺温度，从而充分地增大层的生长速率。当提高工艺温度时，由于热预算而会产生缺陷。

发明内容

示例实施例提供了制造半导体装置的方法，所述方法包括简单的工艺，并抑制孔蚀缺陷的产生，因此制造的半导体装置可以包括具有改善性能的MOS晶体管。

根据示例实施例，提供了一种制造半导体装置的方法。在所述方法中，在半导体基底上形成栅电极。在所述栅电极上形成侧壁间隔件。部分地蚀刻在所述侧壁间隔件的两侧的所述半导体基底的一部分，以形成沟槽。在所述沟槽中形成SiGe混合的晶体层。在所述SiGe混合的晶体层上形成硅层。根据所述硅层的面的晶向，使用具有不同蚀刻速率的蚀刻溶液部分地蚀刻所述硅层的一部分，以形成包括具有(111)倾斜面的硅面(Si面)的覆盖层。