[发明专利]一种栅控二极管触发的可控硅整流式静电释放保护电路结构

说明书

技术领域

本发明属于电子技术领域，涉及集成电路中用于静电释放(Electrostatic Discharge，简称 为ESD)的保护电路，尤其涉及可控硅整流器(Semiconductor Controlled Rectifier，简称为 SCR)静电释放电路结构。

背景技术

静电放电现象是半导体器件或电路在制造、生产、组装、测试、存放、搬运等的过程 中一种常见的现象，其所带来的过量电荷，会在极短的时间内经由集成电路的I/O接脚传 入集成电路中，而破坏集成电路的内部电路。为了解决此问题，厂商通常在内部电路与I/O 接脚之间设置一个保护电路，该保护电路必须在静电放电的脉冲电流未到达内部电路之前 先行启动，以迅速地消除过高的电压，进而减少ESD现象所导致的破坏。

用于ESD保护的常规器件包括：Diode、MOSFET、Resistor、BJT、SCR等。其中SCR 在相同的面积下具有最高的电流泄放能力，因此在ESD保护电路中SCR是最有效率的防护 器件之一。图1为常规SCR ESD保护电路结构的剖面示意图，图2为常规SCR ESD保护电 路结构的等效电路图。其结构包含一个寄生PNP三极管Q1、一个寄生NPN三极管Q2以及 寄生电阻R_N阱、R_P阱。图1中N阱内的P⁺形成Q1发射极，N阱形成Q1基极，P阱形成Q1 集电极；图1中P阱内的N⁺形成Q2发射极，P阱形成Q2基极，N阱形成Q2集电极。R_N阱为N阱寄生电阻，R_P阱为P阱寄生电阻。

在阳极加载负向ESD脉冲电压情况下，P阱/N阱结正偏，由于正偏PN结的电流能力很 强，该保护电路可以瞬间泄放很高的ESD脉冲电流。在阳极加载正向ESD脉冲电压情况下， 由于N阱/P阱结反偏使得N阱/P阱结耗尽区展宽可以承受高压，该保护电路结构只有在阳极 的ESD脉冲电压足够高时，且N阱/P阱结发生雪崩击穿的情况下才能泄放ESD脉冲电流， 从而起到保护作用。在阳极的ESD脉冲电压足够高时，N阱/P阱结发生雪崩击穿，雪崩产生 的绝大部分电子通过N阱内的N⁺接触被阳极收集，并在寄生电阻R_N阱上形成压降；而绝大部 分空穴则通过P阱内的P⁺接触被阴极收集，并在寄生电阻R_P阱上形成压降。随着雪崩电流的 增加，当R_N阱(或R_P阱)上的压降足够大时，Q1(或Q2)的发射极正偏，从而Q1(或Q2) 导通。当Q1或Q2中任意一个三极管导通后，其集电极电流流向另外一个三极管的发射极寄 生电阻，从而在该寄生电阻上产生更高压降，以促使另一个三极管也一起开启。当Q1和Q2 均开启以后，正反馈机制被建立，形成一个低阻抗通路以泄放ESD脉冲电流。

图1中所示常规横向SCR的触发电压为P阱和N阱所形成PN结的雪崩击穿电压，一 般情况下P阱、N阱的掺杂浓度较低，因此触发电压一般为几十伏甚至上百伏(依工艺和 器件具体尺寸参数而定)。在ESD电压尚未上升到SCR触发电压之前，此SCR是关闭的， 而该器件所要保护的内部电路可能早已被ESD电压所破坏，得不到有效的保护。

为避免在噪声等因素引起的误触发之后，器件发生闩锁导致芯片热损毁，用于ESD保 护的器件需要有足够高的维持电压。对于图1所示的SCR结构，提高其维持电压，需要增 加P阱包阴极N⁺或N阱包阳极P⁺的距离，而这两个尺寸参数的增加往往会带来更高的器 件触发电压，不利于内部电路的器件保护。

发明内容

本发明提供一种栅控二极管触发的可控硅整流式静电释放保护电路结构，该保护电路 结构比常规SCR ESD保护电路结构具有更低的触发电压，更能有效保护集成电路的内部 电路，且其触发电压随掺杂浓度的工艺变化和器件尺寸偏差影响极小；同时，该保护电路 结构在不改变触发电压的前提下，通过简单调节器件的尺寸参数，即可获得可调控的器件 维持电压。且该保护电路结构在制备上与CMOS工艺兼容，也可采用BiCMOS、BCD (Bipolar CMOS DMOS)、SOI(Silicon on Insulator)等工艺。