[实用新型]ESD保护电路

说明书

技术领域

本实用新型涉及一种ESD(Electrostatic discharge)保护电路，其用于尤其是音频功放这样的功能模块。

背景技术

静电放电(Electrostatic Discharge，ESD)是造成大多数的电子组件或电子系统受到过度电性应(Electrical Overstress，EOS)破坏的主要因素。这种破坏会导致半导体组件以及计算机系统等，形成一种永久性的毁坏，因而影响集成电路的电路功能，而使得电子产品工作不正常。所以我们必须增加保护电路来保护芯片(在本实用新型中，芯片也被为功能模块、音频功能模块、音频功放或者芯片内部电路)不受静电放电现象的破坏。

由于集成电路的工艺技术进步日新月异，这种和工艺密切相关的ESD保护技术也不断改变保护的方式和性能，最显著的变化来自PN节的工艺进步。在1985年以前，PN节是突变节，这样会形成较窄的空间电荷区，不利于电子的复合和快速的通过，所以ESD保护不理想。后来，出现了用于克服所谓热载子(Hot-Carrier)问题的LDD结构(Lightly DopedDrain，轻掺杂漏区结构)，该结构使原来的PN节变成了缓变节，明显地增加了空间电荷区的范围。ESD的保护效果得到明显的提高。接着，由于工艺的特征尺寸的减小和芯片频率的提高，出现了金属化(Salicide)的工艺，由此降低了多晶寄生电阻和源漏寄生电阻，并稍微降低了ESD的保护效果。

现有的ESD保护电路采用了输入和输出的两级式ESD保护，同时还采用了电源到地的专门保护通路和钳位二极管(参见图1)。在这种现有技术中，通常静电放电I/O Pin放电测试包括下列模式：PS模式，即焊盘PAD上有正电压脉冲，放电总线VSS接地，电源总线VDD浮置；ND模式，即焊盘PAD上有负电压脉冲，放电总线VSS浮置，电源总线VDD接地；NS模式，即焊盘PAD上有负电压脉冲，放电总线VSS接地，电源总线VDD浮置；PD模式，即焊盘PAD上有正脉冲，放电总线VSS浮置，电源总线VDD接地；VDD对GND的PD模式；VDD对GND的ND模式。这种测试大体包括了静电放电中的各种情况。

虽然这样的保护方案较好，但是如果将其应用在一些规模较小、并具有大输出驱动的芯片中(例如大于0.8W)，那么就存在以下两个缺点：1、由于ESD保护电路的芯片面积很大，会明显增大规模较小的芯片的面积，从而增加芯片的生产加工成本，过高的成本使得该芯片失去市场竞争力。2、由于使用在线性放大的音频功放芯片中，规模较大的输出驱动管会提供自保护能力，所以专门的ESD保护电路变得重复而多余。另外在现有技术中，在利用大功率CMOS管实现ESD保护时，P型MOS部分和N型MOS部分放电特性不同的问题始终未能以低成本的方式得到解决。

美国专利申请US 6,871,333B2公开了一种MOS晶体管布局设计，其中公开了弯曲栅(bent gate)。通过参引，将其内容全部并入于此，如同在这里详细论述了一样。

在当前的音频功放电路中，由于音频功放要求越来越高的输出功率，因此所采用的CMOS驱动模块的输出功率也越来越高，当该输出功率大于0.8W时，该CMOS驱动模块的尺寸就已经很大了。但是，在晶圆面积一定的前提下(晶圆直径例如为6寸或8寸等)，随着CMOS驱动模块尺寸的增大，单个晶圆所能够产出的芯片数量也就随之减少。如果仍然采用之前所述的输入和输出两级式ESD保护，那么情况会变得更为糟糕。其结果是，单个芯片成本上升，产品失去市场竞争力。

实用新型内容

基于上述缺点，本实用新型的任务在于提供一种ESD保护电路，其在可靠进行ESD保护和低成本之间找到了一种折衷的优化解决方案。