[实用新型]16路大动态数字接收机

说明书

技术领域

本实用新型涉及一种接收机，尤其涉及一种16路大动态数字接收机。

背景技术

随着超高速集成电路(VHIC)和超大规模集成电路(VLSIC)的迅速发展，雷达、电子战和通信接收机已普遍数字化。雷达数字接收机的功能是将雷达的回波信号进行A/D采样数字化，然后进行正交解调和数字滤波，而后抽取(内插)数据传给信号处理部分进行FFT和脉压。提供高速高分辩率、多通道处理的接收机已势在必行。

实用新型内容

所要解决的技术问题：

针对以上问题本实用新型提供了一种具有高速高分辩率、多通道处理、通过CPCI总线控制、高速数据传输的16路大动态数字接收机。

技术方案：

一种16路大动态数字接收机包括16片AD转换器、三片FPGA、光电转换器，

中频信号先用16片AD转换器对其进行直接采样使其变为数字信号，再将这16路数据信号分成两组输入到第一片FPGA和第二片FPGA中，每片FPGA将完成8路数据信号接收通道的数字下变频转换，这两片FPGA中的逻辑设计完全相同，两个8路数据信号分别输入到第一片FPGA和第二片FPGA中做相同的处理；

第一片FPGA和第二片FPGA上配置有数控振荡器、16×16数字乘法器、CIC梳状抽取滤波器、FIR有限冲激响应滤波器、并行至串行转换单元、LVDS高速差分发送器；8路数据和预置频率码的数控振荡器产生两路正交的本振数据经过两个16×16数字乘法器后产生含有基带的I路信号和Q路信号；I路信号和Q路信号经过梳状抽取滤波器CIC和有限冲激响应滤波器FIR进行数字低通滤波，滤波后得到的8路接收通道的数字基带I路信号和Q路信号的数据共256位，位于并行至串行转换单元，通过LVDS高速差分发送器压制为16位差分数据信号送出，第一片FPGA和第二片FPGA共送出32位差分数据信号发送给第三片FPGA进行高速数据并串转换；

第三片FPGA上配置LVDS差分数据接收器、FIFO；32位差分数据信号经过16位LVDS差分数据接收器进行接收恢复，再通过一片16位FIFO将数据信号送入到高速串行接口，串行接口按照8位转10位协议将数据信号传出第三片FPGA外的光电转换器后最终由光纤输出。

有益效果：

本实用新型采用16位的AD进行采样，实现了接收机大动态范围，布置了16片AD，实现多路接收机并行处理；在FPGA内采用CIC和FIR级联数字滤波设计，相比以往具有边带滚降性能好、带内起伏小、提高片内资源利用率的优点；采用光纤传输高速基带数字信号，它与传统的电缆传输方式相比，具有频带宽、传输容量大、保密性好、抗电磁性好、传输距离远。

附图说明

图1为本实用新型的数字下变频转换的设计框图；

图2为本实用新型的高速数据串行转换及光电转换的设计框图。

具体实施方式

下面结合附图和具体实施方式对本实用新型作进一步详细地说明。

本16路大动态数字接收机包括16片AD转换器、三片FPGA、光电转换器，16片AD转换器和第一片FPGA、第二片FPGA完成数字下变频转换，第三片FPGA完成高速数据串行转换，光电转换器完成光电转换；

16路雷达回波信号经过混频降至中频信号后，先用16片AD转换器(模数转换器)对其进行直接采样使其变为数字信号，再将这16路数据信号分成两组输入到第一片FPGA和第二片FPGA中，每片FPGA将完成8路数据信号接收通道的数字下变频转换，这两片FPGA中的逻辑设计完全相同，两个8路数据信号分别输入到第一片FPGA和第二片FPGA中做相同的处理(数字下变频转换)。

如图1所示，第一片FPGA(第二片FPGA)上配置有数控振荡器、16×16数字乘法器、CIC梳状抽取滤波器、FIR有限冲激响应滤波器、并行至串行转换单元、LVDS高速差分发送器；

8路数据和预置频率码的数控振荡器产生两路正交的本振数据经过两个16×16数字乘法器后产生含有基带的I路信号和Q路信号；I路信号和Q路信号经过梳状抽取滤波器(CIC)和有限冲激响应滤波器(FIR)进行数字低通滤波，滤除高次谐波和通带以外的杂散，滤波后得到的8路接收通道的数字基带I路信号和Q路信号的数据共256位，位于并行至串行转换单元，基带I路信号和Q路信号的数据位宽很大，为了便于传输，通过LVDS高速差分发送器压制为16位差分数据信号送出，第一片FPGA和第二片FPGA共送出32位差分数据信号发送给第三片FPGA进行高速数据并串转换；