[实用新型]一种高线性度CMOS自举采样开关

说明书

技术领域

本实用新型涉及一种比较器电路，尤其涉及模数转换器的一种高线性度CMOS自举采样开关。

背景技术

对于ADC电路的实现，需要用到大量的数据采样开关。作为ADC系统与外界的接口，采样开关的性能优劣直接决定了ADC所接收到的信号纯度和真实性。对于CMOS工艺，采样开关一般通过MOS管来实现。高线性度的CMOS开关可以极大程度上抑制采样时间不确定、时钟馈通和电荷注入等非线性误差。

图1a、图1b所示为两个简单的采样保持电路，它们包括一个开关和一个电容。其中，Vin为输入信号，MOS管M1(或开关S1)为采样开关，C为保持电容，Vout为采样保持电路的输出信号。CK为采样控制时钟信号，其高电平为电源电压AVDD，低电平为AGND。

在采样阶段，CK为高电平，M1导通，Vin对电容C充电，Vout跟踪输入信号，随Vin变化而变化；在保持阶段，CK为低电平，M1截至，C将保持采样结束时刻的电压值Vin，从而完成一次采样过程。由于MOS开关具有的非理想因素，对采样电路在速度和精度上产生影响。

当电路处于采样期间时，晶体管M1导通，且工作在线性区，可以将MOS管M1视作一个阻值为Ron电阻，其大小为：

Ron=1unCoxWL[Vg-Vin-Vth]]]>

=1unCoxWL[Vg-Vin-Vth0-γn(|2Φf+VSB|-|2Φf|)]---(1)]]>

可见，Ron是一个与输入信号V_in和衬底偏置电压V_SB相关的非线性电阻。MOS开关的非线性导通电阻不但会产生热噪声，而且引入的非线性误差、相移误差制约着采样保持电路的带宽和性噪比的提高，也限制了信号的输入范围，尤其是采样开关，对整体电路系统的性能有着重要的影响。