[实用新型]利用低倍率取样时钟实现数字时钟恢复的电路

说明书

技术领域

本专利涉及通信领域的时钟恢复，对从接收数据中提取数据同步时钟给出了一种实现电路，即利用低倍率取样时钟实现数字时钟恢复的电路。

背景技术

串行数据是由一连串的‘0’和‘1’组成，但是有多少个‘0’和多少个‘1’会连续出现？在数据接收端如何进行判断？是串行数据接收时遇到的重要问题。解决这个问题的常用办法是从接收数据中恢复数据同步时钟，然后用恢复的时钟读取数据。在异步收发器UART(Universal Asynchronous Receiver Transmitters)内通常会有一个速率为数据速率16倍的高频取样时钟，用来提取数据的同步时钟，该方式得到广泛的应用。但数据速率越来越高，16倍高频取样时钟的获得也越来越难。

高频取样时钟选用数据速率16倍的原因，在于标准串口数据多以1位起始位、8位数据位和1位停止位的形式出现，而且在异步收发器出现的时代，不可能获得精确稳定的时钟，频率随着温度的变化会有很大的差别。

在现实工作中，传输的高速串行数据往往以别的形式出现，而且在市场上也可以容易的买到各项参数很好的晶振。取样用的高频时钟不一定是数据速率的16倍，可根据数据实际情况，选用合适的低倍率取样时钟实现时钟提取。

发明内容

本实用新型需要解决的技术问题是，克服背景技术的不足，对于1B1C的数据形式提供一种利用低倍率取样时钟实现数字时钟恢复的电路。

本实用新型为实现上述目的，所采取的技术方案是：一种利用低倍率取样时钟实现数字时钟恢复的电路，其特征在于：包括FPGA芯片，所述FPGA芯片内部电路的连接关系为：DLL级联倍频电路的输出，一路与分频器连接，另一路进入边沿检测电路供其使用，检测结果对分频器复位。

本实用新型的特点是：利用XILINX FPGA内DLL的倍频功能，生成一个速率为接收数据速率4倍的取样时钟，利用它从接收的异步数据中恢复数据时钟的方法，本设计方法与一般的数字时钟恢复方法相比较，要求较低速率的取样时钟，降低了设计难度。

附图说明

图1为本实用新型电路图。

图2为DLL四倍频电路图。

图3为常用边沿检测电路图。

图4为边沿检测电路图。

图5为时钟恢复功能仿真图。

具体实施方式

本实用新型接收的数据为32Mb/S异步数据，其编码格式为1B1C，连‘0’或连‘1’出现的位数最多为两位。高频取样时钟为128MHz即可。

下面结合附图对本实用新型作进一步描述。

附图1所示，利用低倍率取样时钟实现数字时钟恢复的电路，以FPGA芯片为载体，在FPGA芯片（现场可编程门阵列芯片）内实现，芯片内部电路的连接关系为：DLL级联倍频电路的输出，一路与分频器连接，另一路进入边沿检测电路供其使用，检测结果对分频器复位。

工作原理：标称速率与数据速率相同的本地时钟进入FPGA，利用两个DLL的级联实现时钟的四倍频功能。倍频后的时钟一路进入分频器进行四分频，另一路与接收数据进入边沿检测电路进行数据边沿检测，检测出的数据边沿作为分频器的复位信号送入分频器对其复位，分频器的高位即为数据同步时钟输出。

图2是FPGA内两个DLL级联四倍频电路，在XILINX 的FPGA XC2S50内集成有DLL, DLL能对输入时钟进行1.5、2、2.5、3、4、5、8、16次分频，两倍倍频和移相等处理，为实现四倍频功能，用两个DLL级联。

图3是常用边沿检测电路，但用FPGA实现设计时，程序进行综合优化过程中会将“非门”优化掉，设计中采用图4的电路检测数据边沿。

图5是设计过程中用Modelsim进行仿真得到的时钟恢复功能仿真图，图中clk128m为128MHz－5％的取样时钟，asyd_i为收到的32Mb/S异步数据, edg_dct为数据边沿检测结果,clk32m为提取的同步时钟,cnt为时钟提取用分频器, asyd_o为用同步时钟clk32m接收的数据。从图中可看出当取样时钟128MHz有“－5％”的频偏时，恢复时钟的抖动很大，但仍可正确接收异步数据。送入芯片的32MHz时钟由晶振产生，频偏最大±100ppm，四倍频后完全可以用作时钟提取时的高频时钟。