[实用新型]3D多米诺集成电路时钟网络无效
| 申请号： | 201020574300.8 | 申请日： | 2010-10-15 |
| 公开（公告）号： | CN201956999U | 公开（公告）日： | 2011-08-31 |
| 发明（设计）人： | 汪金辉;吴武臣;侯立刚;宫娜;耿淑琴;张旺;袁颖 | 申请（专利权）人： | 北京工业大学 |
| 主分类号： | H03K19/0944 | 分类号： | H03K19/0944 |
| 代理公司： | 北京思海天达知识产权代理有限公司 11203 | 代理人： | 魏聿珠 |
| 地址： | 100124 *** | 国省代码： | 北京;11 |
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| 摘要： | |||
| 搜索关键词： | 多米诺 集成电路 时钟 网络 | ||
【权利要求书】：
1.3D多米诺集成电路时钟网络，包括输入信号端，输出信号端，时钟信号端，预充管，保持管，时钟管，输出静态反相器和下拉网络，所有PMOS管的衬底接电源电压，所有NMOS管的衬底接地电压，其特征在于：标准多米诺电路的时钟信号端与3D多米诺集成电路的时钟网络相连，作为延迟单元的硅通孔的一端连接上一级的多米诺电路的时钟端，硅通孔的另一端连接下一级的多米诺电路的时钟端，多级多米诺电路的时钟通过硅通孔互联在一起。
2.根据权利要求1所述的3D多米诺集成电路的时钟网络，其特征在于：在3D多米诺集成电路的时钟网络中，硅通孔和多米诺电路的时钟端相连的结点处，可以加入驱动器。
3.根据权利要求1所述的3D多米诺集成电路的时钟网络，其特征在于：每个多米诺电路单元的下拉网络，可以是：或门，与门，同或门或者异或门。
4.根据权利要求1所述的3D多米诺集成电路的时钟网络，其特征在于：每个多米诺电路单元可以省去掉时钟管，即下拉网络直接接地。
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